CN109861691B - 基于延迟锁相环的两步式混合结构sar tdc的模数转换器电路 - Google Patents

Abstract

本发明涉及一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路，包括：逐次逼近寄存器型模数转换器，用于对模拟信号进行第一步量化，以得到残差电压；电压时间转换器，连接所述逐次逼近寄存器型模数转换器，用于将所述残差电压转换成脉冲信号；时间数字转换器，连接所述电压时间转换器，利用所述脉冲信号，对所述残差电压进行第二步量化。本发明实施例，利用DLL中的电荷泵和延时信号发生器对电压时间转换器增益进行校准，使其精度提高，而且几乎不增加任何面积，同时该模数转换器利用DLL高精度时钟延时的特性对SAR ADC残差电压进行二次量化，使其精度更高。

Description

基于延迟锁相环的两步式混合结构SAR TDC的模数转换器 电路

技术领域

本发明属于模数转换器集成电路设计领域，具体涉及一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路。

背景技术

近年来半导体工艺技术的飞速进步，为模拟集成电路的发展提供了非常好的发展条件，而且数字集成电路的不断发展，对模拟电路性能的提升又不断提出新的要求。在现代控制、通讯及检测领域中，对信号的处理广泛采用了数字计算机技术，由于各系统的实际处理对象大多是模拟量(例如：图像、温度、压力等)，要使计算机或者数字仪器能够识别或者处理这些信号，就必须先将这些模拟信号转换成数字信号，因此，就需要一种能将模拟信号转换成数字信号的电路，即模数转换电路(Analog to Digital Converter，ADC，简称：模数转换器)。

模数转换器是模拟电路中重要的模块，更快工作速率、更高分辨率、更低功耗和更小面积仍然是ADC发展的主流方向。SAR ADC(逐次逼近寄存器型模数转换器)的结构简单且数字电路部分较多，所以它非常适应特征尺寸减小与电源电压降低的变化，并且它具有功耗低、面积较小的优点。

但是，由于SAR ADC的电容阵列的匹配度不高，动态比较器的失调等原因造成其精度不高。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路，其特征在于，包括：

逐次逼近寄存器型模数转换器，用于对模拟信号进行第一步量化，以得到残差电压；

电压时间转换器，连接所述逐次逼近寄存器型模数转换器，用于将所述残差电压转换成脉冲信号；

时间数字转换器，连接所述电压时间转换器，利用所述脉冲信号，对所述残差电压进行第二步量化。

在本发明的一个实施例中，所述逐次逼近寄存器型模数转换器，包括采样保持电路、第一电容阵列、第二电容阵列、动态比较器、控制逻辑模块，其中，

所述采样保持电路的第一输出端连接所述第一电容阵列、所述动态比较器的正极输入端，所述采样保持电路的第二输出端连接所述第二电容阵列、所述动态比较器的负极输入端，所述动态比较器的输出端连接所述控制逻辑模块的输入端，所述控制逻辑模块的输出端连接所述电压时间转换器。

在本发明的一个实施例中，所述电压时间转换器，包括偏置电路、数据选择器、第一电容、第二电容、第一电流源、第二电流源、连续时间比较器，其中，

所述偏置电路的输出端分别连接所述第一电流源、所述第二电流源；

所述数据选择器的输入端与所述动态比较器的输入端连接，所述数据选择器的正极输出端分别与所述第一电容的一端、所述第一电流源的一端、所述连续时间比较器的正极输入端连接，所述数据选择器的负极输出端分别与所述第二电容的一端、所述第二电流源的一端、所述连续时间比较器的负极输入端连接；

所述第一电容的另一端、所述第一电流源的另一端与电源端连接，所述第二电容的另一端、所述第二电流源的另一端与接地端连接，所述连续时间比较器的输出端连接所述电荷泵的输入端。

在本发明的一个实施例中，所述第一电流源包括第一晶体管、第二晶体管、第三晶体管、第二开关、第四电容，其中，

所述第一晶体管的源极、所述第三晶体管的源极与电源端连接，所述第二晶体管的漏极、所述第三晶体管的漏极与所述连续时间比较器的正极输入端连接，所述第一晶体管的漏极与所述第二晶体管的源极连接；

所述第一晶体管的栅极与所述偏置电路的第一输出端连接，所述第二晶体管的栅极与所述偏置电路的第二输出端连接，所述第三晶体管的栅极分别与所述第二开关的一端、所述第四电容的一端连接，所述第二开关的另一端与所述时间数字转换器连接，所述第四电容的另一端与接地端连接。

在本发明的一个实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管为PMOS管。

在本发明的一个实施例中，所述第二电流源包括第四晶体管、第五晶体管、第六晶体管、第一开关、第三电容，其中，

所述第五晶体管的源极、所述第六晶体管的源极、所述第三电容的一端与所述接地端连接，所述第四晶体管的漏极、所述第六晶体管的漏极与所述连续时间比较器的负极输入端连接；

所述第五晶体管的漏极与所述第四晶体管的源极连接，所述第四晶体管的栅极与所述偏置电路的第三输出端连接，所述第五晶体管的栅极与所述偏置电路的第四输出端连接，所述第六晶体管的栅极分别与所述第一开关的一端、所述第三电容的另一端连接，所述第一开关的另一端与所述时间数字转换器连接。

在本发明的一个实施例中，所述第四晶体管、所述第五晶体管、所述第六晶体管为NMOS管。

在本发明的一个实施例中，所述时间数字转换器，包括鉴相器、电荷泵、延时信号发生器、延时模块，D触发器和转换电路，其中，

所述鉴相器、所述电荷泵、所述延时信号发生器、所述延时模块依次连接，所述延时模块的输出端分别连接所述鉴相器的输入端、所述D触发器的输入端，所述D触发器的输出端连接所述转换电路。

在本发明的一个实施例中，所述转换电路是温度计码向二进制码的转换电路。

与现有技术相比，本发明的有益效果：

本发明提供一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路，利用DLL中的电荷泵和延时信号发生器对电压时间转换器增益进行校准，使其精度提高，而且几乎不增加任何面积，同时该模数转换器利用DLL高精度时钟延时的特性对SAR ADC残差电压进行二次量化，使其精度更高。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

图1为本发明实施例提供的一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路结构示意图；

图2为本发明实施例提供的另一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路结构示意图；

图3为本发明实施例提供的一种SAR ADC电路结构示意图；

图4为本发明实施例提供的一种基于DLL的TDC电路结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

请参见图1，图1为本发明实施例提供的一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路结构示意图。本发明实施例提供的一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路，包括：

逐次逼近寄存器型模数转换器，用于对模拟信号进行第一步量化，以得到残差电压；

电压时间转换器，连接所述逐次逼近寄存器型模数转换器，用于将所述残差电压转换成脉冲信号；

时间数字转换器，连接所述电压时间转换器，利用所述脉冲信号，对所述残差电压进行第二步量化。

优选地，所述逐次逼近寄存器型模数转换器，也称为SAR ADC。

所述时间数字转换器是基于DLL(Delay-locked Loop，延迟锁相环)的TDC，也称为基于延迟锁相环的时间数字转换器。

与现有技术相比，本发明的有益效果：

本发明提供一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路，利用DLL中的电荷泵和延时信号发生器对电压时间转换器增益进行校准，使其精度提高，而且几乎不增加任何面积，同时该模数转换器利用DLL高精度时钟延时的特性对SAR ADC残差电压进行二次量化，使其精度更高。

具体地，请参见图2，图2为本发明实施例提供的另一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路结构示意图。

在本发明实施例中，所述电压时间转换器，包括偏置电路P₁、数据选择器MUX、第一电容C₁、第二电容C₂、第一电流源I₁、第二电流源I₂、连续时间比较器N₁，其中，

所述偏置电路P₁的输出端分别连接所述第一电流源I₁、所述第二电流源I₂；

所述数据选择器MUX的输入端与所述动态比较器的输入端连接，所述数据选择器MUX的正极输出端分别与所述第一电容C₁的一端、所述第一电流源I₁的一端、所述连续时间比较器N₁的正极输入端连接，所述数据选择器MUX的负极输出端分别与所述第二电容C₂的一端、所述第二电流源I₂的一端、所述连续时间比较器N₁的负极输入端连接；

所述第一电容C₁的另一端、所述第一电流源I₁的另一端与电源端VDD连接，所述第二电容C₂的另一端、所述第二电流源I₂的另一端与接地端GND连接，所述连续时间比较器N₁的输出端连接所述电荷泵的输入端。

所述第一电流源I₁包括第一晶体管M₁、第二晶体管M₂、第三晶体管M₃、第二开关SW₂、第四电容C₄，其中，

所述第一晶体管M₁的源极、所述第三晶体管M₃的源极与电源端VDD连接，所述第二晶体管M₂的漏极、所述第三晶体管M₃的漏极与所述连续时间比较器N₁的正极输入端连接，所述第一晶体管M₁的漏极与所述第二晶体管M₂的源极连接；

所述第一晶体管M₁的栅极与所述偏置电路P₁的第一输出端连接，所述第二晶体管M₂的栅极与所述偏置电路P₁的第二输出端连接，所述第三晶体管M₃的栅极分别与所述第二开关SW₂的一端、所述第四电容C₄的一端连接，所述第二开关SW₂的另一端与所述时间数字转换器连接，所述第四电容C₄的另一端与接地端GND连接。

优选地，所述第一晶体管M₁、所述第二晶体管M₂、所述第三晶体管M₃为PMOS管。

所述第二电流源I₂包括第四晶体管M₄、第五晶体管M₅、第六晶体管M₆、第一开关SW₁、第三电容C₃，其中，

所述第五晶体管M₅的源极、所述第六晶体管M₆的源极、所述第三电容C₃的一端与所述接地端GND连接，所述第四晶体管M₄的漏极、所述第六晶体管M₆的漏极与所述连续时间比较器N₁的负极输入端连接；

所述第五晶体管M₅的漏极与所述第四晶体管M₄的源极连接，所述第四晶体管M₄的栅极与所述偏置电路P₁的第三输出端连接，所述第五晶体管M₅的栅极与所述偏置电路P₁的第四输出端连接，所述第六晶体管M₆的栅极分别与所述第一开关SW₁的一端、所述第三电容C₃的另一端连接，所述第一开关SW₁的另一端与所述时间数字转换器连接。

优选地，所述第四晶体管M₄、所述第五晶体管M₅、所述第六晶体管M₆为NMOS管。

请参见图4，为本发明实施例提供的一种基于DLL的TDC电路结构示意图。

在本发明实施例中，所述时间数字转换器，包括鉴相器、电荷泵、延时信号发生器、延时模块，D触发器和转换电路，其中，

所述鉴相器、所述电荷泵、所述延时信号发生器、所述延时模块依次连接，所述延时模块的输出端分别连接所述鉴相器的输入端、所述D触发器的输入端，所述D触发器的输出端连接所述转换电路。

优选地，所述时间数字转换器为基于DLL的TDC；

所述转换电路是温度计码向二进制码的转换电路。

请再次参见图2，所述第二开关SW₂的另一端与所述时间数字转换器连接，具体地，所述第二开关SW₂与所述时间数字转换器中的延时信号发生器的第一输出端，即为校准电压1所示端口。

所述第一开关SW₁的另一端与所述时间数字转换器连接，具体地，所述第一开关SW₁与所述时间数字转换器中的延时信号发生器的第二输出端，即为校准电压2所示端口。

本发明实施例在第一步量化之前首先对所述电压时间转换器增益进行校准，以提升其精度。

具体地，对第二电流源I₂校准步骤如下：

对SAR ADC输入第一步量化中一个LSB(Least Significant Bit，最低有效位)大小的电压，并直接输入到所述电压时间转换器中的连续时间比较器(N₁)的+/-输入端，所述第一电容C1和所述第二电容C2就会产生电荷，并由所述第二电流源I₂进行充放电，其中，所述第四晶体管M₄、所述第五晶体管M₅和所述第六晶体管M₆组成所述第二电流源I₂，所述第二电流源I₂为NMOS电流源。

所述第二电流源I₂包括两部分，一部分为固定电流，另一部分为可调电流。初始时所述可调电流为零，所述固定电流可根据第一次量化中的量化位数，电容值大小，电源电压等因素进行设置，使所述固定电流为理想值的90％左右。

例如，电流源电压为1.2V，第一次量化位数为7位，则第一次量化完成后残差电压最大为

假如电容值为1pF，时钟周期为1ns，则我们希望电流源电流大小为

即9.375μA，我们可以设置固定电流值为7μA，然后将可调电流值校准至2.375μA。

利用所述连续时间比较器N₁对输入的所述LSB电压值进行比较，产生脉冲信号。

理想情况下，一个LSB电压应该产生宽度与参考时钟一样的脉冲信号，但是由于所述初始电流源电流较小，所述LSB电压产生的所述Vpulse(电压脉冲源)脉冲信号的宽度开始会大于参考时钟宽度。

利用所述基于DLL的TDC中的电荷泵和所述延时信号发生器对所述Vpulse脉冲信号宽度和参考电压宽度进行衡量。具体地，用所述延时信号发生器产生校准电压，将所述校准电压输入到所述第六晶体管M₆的栅极后放电电流增加，致使所述Vpulse脉冲信号宽度减小到与所述参考时钟宽度相同，之后保持不变，此时第一开关断开SW₁，则所述校准电压被保存至第三电容C₃上。

对电流源I₁校准步骤如下：

对SAR ADC输入一个电压，该电压为第一步量化中一个LSB大小的电压，并直接输入到所述电压时间转换器中的所述连续时间比较器N₁的+/-输入端，所述第一电容C₁和所述第二电容C₂就会产生电荷，并由所述第一电流源I₁进行充放电，其中，所述第一晶体管M₁、所述第二晶体管M₂和所述第三晶体管M₃组成所述第一电流源I₁，所述第一电流源I₁为PMOS电流源。

所述第一电流源I₁包括两部分，一部分为固定电流，另一部分为可调电流。初始时所述可调电流为零，所述固定电流可根据第一次量化中的量化位数，电容值大小，电源电压等因素进行设置，使所述固定电流为理想值的90％左右。

例如，电流源电压为1.2V，第一次量化位数为7位，则第一次量化完成后残差电压最大为

假如电容值为1pF，时钟周期为1ns，则我们希望电流源电流大小为

即9.375μA，我们可以设置固定电流值为7μA，然后将可调电流值校准至2.375μA。

利用所述连续时间比较器N₁对输入的所述LSB电压值进行比较，产生脉冲信号。

理想情况下，一个LSB电压应该产生宽度与参考时钟一样的脉冲信号，但是由于所述初始电流源电流较小，所述LSB电压产生的所述Vpulse脉冲信号的宽度开始会大于参考时钟宽度。

利用所述基于DLL的TDC中的电荷泵和延时信号发生器对所述Vpulse脉冲信号宽度和参考电压宽度进行衡量。具体地，用所述延时信号发生器产生所述校准电压，将所述校准电压输入到所述第三晶体管M₃的栅极后放电电流增加，致使所述Vpulse脉冲信号宽度减小到与所述参考时钟宽度相同，之后保持不变，此时断开第二开关SW₂，则所述校准电压被保存至电容C₄上。至此就完成了对所述电压时间转换器增益的校准。

本发明实施例中，利用SAR ADC进行第一步量化。

请参见图3，图3为本发明实施例提供的一种SAR ADC电路结构示意图。本发明实施例中，所述SAR ADC，包括采样保持电路、第一电容阵列、第二电容阵列、动态比较器、控制逻辑模块，其中，所述采样保持电路的第一输出端连接所述第一电容阵列、所述动态比较器的正极输入端，所述采样保持电路的第二输出端连接所述第二电容阵列、所述动态比较器的负极输入端，所述动态比较器的输出端连接所述控制逻辑模块的输入端，所述控制逻辑模块的输出端连接所述电压时间转换器。

具体地，输入的模拟信号经过所述采样保持电路将其电压保存在所述第一电容阵列和所述第二电容阵列上，所述控制逻辑模块根据所述动态比较器的比较结果反馈控制信号到所述第一电容阵列和所述第二电容阵列，经过若干个周期完成第一步量化。

进一步地，所述残差电压通过一个数据选择器MUX传输到所述连续时间比较器N₁的+/-输入端，所述数据选择器MUX是为了保证输入到所述连续时间比较器N₁的信号极性正确。

具体地，所述残差电压在所述第一电容C₁和所述第二电容C₂上积累了大小与之成正比的电荷。通过所述第一电流源I₁和所述第二电流源I₂的充放电，在经过一定时间之后所述第一电容C₁和所述第二电容C₂上电压极性发生改变，所述连续时间比较器N₁输出跳变，即由高电平变为低电平。

优选地，在C₁＝C₂，I₁＝I₂的情况下，输入的所述脉冲信号脉冲宽度将与所述残差电压大小成正比，由于所述残差电压较小，这样有利于降低对后级电路的线性度要求。

本发明实施例中，对所述第一步量化的残差电压通过基于DLL的TDC进行第二步量化。

所述基于DLL的TDC，利用所述脉冲宽度与所述残差电压成正比，将所述电压时间转换器增益校准至1，即可实现对残差电压的二次量化。

优选地，所述基于DLL的TDC，包括鉴相器、电荷泵、延时信号发生器、延时模块，D触发器和转换电路，其中，所述鉴相器、所述电荷泵、所述延时信号发生器、所述延时模块依次连接，所述延时模块的输出端分别连接所述鉴相器的输入端、所述D触发器的输入端，所述D触发器的输出端连接所述转换电路。

进一步地，所述鉴相器、所述电荷泵、所述延时信号发生器、所述延时模块组成所述DLL；

所述转换电路是温度计码向二进制码的转换电路。

具体地，所述鉴相器是用来鉴别所述延时模块反馈回来的时钟上升沿之间的差别。

具体地，请参见图4，图4为本发明实施例提供的一种基于DLL的TDC电路结构示意图。

将所述残差电压输入到所述连续时间比较器N₁的+/-输入端，所述延时模块产生的16个延时一定的时钟信号依次作为16个D触发器的时钟，所述D触发器的输入为所述脉冲信号，则所述D触发器输出中数字信号“1”的个数即为量化的脉冲宽度，又由于所述脉冲宽度与所述残差电压成正比，因此只要我们将所述电压时间转换器增益校准至1，则即可实现对所述残差电压的二次量化。

优选地，所述D触发器输出的16位温度计码通过T to B(转换电路)转换成4位二进制码，所述D触发器输出高电平的个数代表量化的大小。

本实施例中，还可以将所述残差电压输入到所述连续时间比较器N₁的+/-输入端，所述延时模块产生的32个延时一定的时钟信号依次作为32个D触发器的时钟，所述D触发器的输入为所述脉冲信号，则所述D触发器输出中数字信号“1”的个数即为量化的脉冲宽度，又由于所述脉冲宽度与所述残差电压成正比，因此只要我们将增益校准至1，则即可实现对所述残差电压的二次量化。

优选地，所述D触发器输出的32位温度计码通过T to B(转换电路)转换成5位二进制码，所述D触发器输出高电平的个数代表量化的大小。

与现有技术相比，本发明的有益效果：

本发明提供一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路，利用DLL中的电荷泵和延时信号发生器对电压时间转换器增益进行校准，使其精度提高，而且几乎不增加任何面积，同时该模数转换器利用DLL高精度时钟延时的特性对SAR ADC残差电压进行二次量化，使其精度更高。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种基于延迟锁相环的两步式混合结构SAR TDC的模数转换器电路，其特征在于，包括：

逐次逼近寄存器型模数转换器，用于对模拟信号进行第一步量化，以得到残差电压；

电压时间转换器，连接所述逐次逼近寄存器型模数转换器，用于将所述残差电压转换成脉冲信号；

时间数字转换器，连接所述电压时间转换器，所述时间数字转换器包括鉴相器、电荷泵、延时信号发生器、延时模块，D触发器和转换电路，其中，所述鉴相器、所述电荷泵、所述延时信号发生器、所述延时模块依次连接，所述延时模块的输出端分别连接所述鉴相器的输入端、所述D触发器的输入端，所述D触发器的输出端连接所述转换电路，所述时间数字转换器用于利用所述电荷泵和延时信号发生器对电压时间转换器增益进行校准，并利用所述脉冲信号，对所述残差电压进行第二步量化。

2.根据权利要求1所述的电路，其特征在于，所述逐次逼近寄存器型模数转换器，包括采样保持电路、第一电容阵列、第二电容阵列、动态比较器、控制逻辑模块，其中，

所述采样保持电路的第一输出端连接所述第一电容阵列、所述动态比较器的正极输入端，所述采样保持电路的第二输出端连接所述第二电容阵列、所述动态比较器的负极输入端，所述动态比较器的输出端连接所述控制逻辑模块的输入端，所述控制逻辑模块的输出端连接所述电压时间转换器。

3.根据权利要求2所述的电路，其特征在于，所述电压时间转换器，包括偏置电路(P1)、数据选择器(MUX)、第一电容(C1)、第二电容(C2)、第一电流源(I1)、第二电流源(I2)、连续时间比较器(N1)，其中，

所述偏置电路(P1)的输出端分别连接所述第一电流源(I1)、所述第二电流源(I2)；

所述数据选择器(MUX)的输入端与所述动态比较器的输入端连接，所述数据选择器(MUX)的正极输出端分别与所述第一电容(C1)的一端、所述第一电流源(I1)的一端、所述连续时间比较器(N1)的正极输入端连接，所述数据选择器(MUX)的负极输出端分别与所述第二电容(C2)的一端、所述第二电流源(I2)的一端、所述连续时间比较器(N1)的负极输入端连接；

所述第一电容(C1)的另一端、所述第一电流源(I1)的另一端与电源端VDD连接，所述第二电容(C2)的另一端、所述第二电流源(I2)的另一端与接地端GND连接，所述连续时间比较器(N1)的输出端连接所述电荷泵的输入端。

4.根据权利要求3所述的电路，其特征在于，所述第一电流源(I1)包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第二开关(SW2)、第四电容(C4)，其中，

所述第一晶体管(M1)的源极、所述第三晶体管(M3)的源极与电源端VDD连接，所述第二晶体管(M2)的漏极、所述第三晶体管(M3)的漏极与所述连续时间比较器(N1)的正极输入端连接，所述第一晶体管(M1)的漏极与所述第二晶体管(M2)的源极连接；

所述第一晶体管(M1)的栅极与所述偏置电路(P1)的第一输出端连接，所述第二晶体管(M2)的栅极与所述偏置电路(P1)的第二输出端连接，所述第三晶体管(M3)的栅极分别与所述第二开关(SW2)的一端、所述第四电容(C4)的一端连接，所述第二开关(SW2)的另一端与所述时间数字转换器连接，所述第四电容(C4)的另一端与接地端GND连接。

5.根据权利要求4所述的电路，其特征在于，所述第一晶体管(M1)、所述第二晶体管(M2)、所述第三晶体管(M3)为PMOS管。

6.根据权利要求3所述的电路，其特征在于，所述第二电流源(I2)包括第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第一开关(SW1)、第三电容(C3)，其中，

所述第五晶体管(M5)的源极、所述第六晶体管(M6)的源极、所述第三电容(C3)的一端与所述接地端GND连接，所述第四晶体管(M4)的漏极、所述第六晶体管(M6)的漏极与所述连续时间比较器(N1)的负极输入端连接；

所述第五晶体管(M5)的漏极与所述第四晶体管(M4)的源极连接，所述第四晶体管(M4)的栅极与所述偏置电路(P1)的第三输出端连接，所述第五晶体管(M5)的栅极与所述偏置电路(P1)的第四输出端连接，所述第六晶体管(M6)的栅极分别与所述第一开关(SW1)的一端、所述第三电容(C3)的另一端连接，所述第一开关(SW1)的另一端与所述时间数字转换器连接。

7.根据权利要求6所述的电路，其特征在于，所述第四晶体管(M4)、所述第五晶体管(M5)、所述第六晶体管(M6)为NMOS管。

8.根据权利要求1所述的电路，其特征在于，所述转换电路是温度计码向二进制码的转换电路。

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