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CN103825615B - 一种高速时域比较器 - Google Patents

一种高速时域比较器 Download PDF

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CN103825615B
CN103825615B CN201410016124.9A CN201410016124A CN103825615B CN 103825615 B CN103825615 B CN 103825615B CN 201410016124 A CN201410016124 A CN 201410016124A CN 103825615 B CN103825615 B CN 103825615B
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pmos transistor
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樊华
李强
李广军
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University of Electronic Science and Technology of China
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Abstract

该发明公开了一种高速时域比较器，应用于逐次逼近模数转换器中。该高速时域比较器由差分信号交替控制的电压‑时间转换电路和可输入差分信号的时间‑数字转换电路组成，其中：电压‑时间转换电路由两个VCDL电路（电压控制延迟电路）组成，每个VCDL电路由四级CSI电路串联而成；时间‑数字转换电路由输入电路和输出电路组成，从而具有速度更快、精度更高，能用于12‑bit100MS/s的流水线逐次逼近模数转换器，且既适用于单端逐次逼近模数转换器，也适用于全差分逐次逼近模数转换器的效果。

Description

一种高速时域比较器
技术领域
“高速的时域比较器”（Time Domain Comparator，缩写为TDC）直接应用的技术领域是逐次逼近模数转换器（Successive Approximation Register Analog-to-Digital Converter，缩写为SARADC）。
背景技术
CMOS工艺的不断进步使得数字信号处理技术飞速发展。由于自然界的信号往往都是一些模拟量（如温度、应力、压力、图像、声音等），要使数字电子设备能识别和处理这些模拟信号，必须首先将这些模拟信号转换成数字信号再进行处理。因此，能将模拟信号转换成数字信号的模数转换器是现代数字电子系统中不可缺少的接口电路。逐次逼近模数转换器的基本结构如图1所示，它只包含四个模块：采样保持、DAC、比较器和数字控制部分，所以逐次逼近模数转换器基本由数字电路组成，面积小、功耗低。比较器是逐次逼近模数转换器中唯一的模拟元件，因此，逐次逼近模数转换器是所有模数转换器中模拟元件最少、数字化程度最高、随工艺进步占优势最明显的模数转换器。专利200810114514公开了《一种高速超低功耗时域比较器》，该比较器含有：基于电压控制延迟的电压-时间转换部分和时间-数字触发输出部分，其中：基于电压控制延迟的电压-时间转换部分含有：由若干级CSI电路依次串联构成的输入信号电压-时间转换电路及参考信号电压-时间转换电路；时间-数字触发输出部分采用D触发器作为触发元件。该比较器不再需要对电容充放电，能显著提高时域比较器的速度，但由于其输入信号电压-时间转换电路和参考信号电压-时间转换电路完全独立，导致其比较精度低；其时间-数字转换器采用一个简单的D触发器，其时钟输入端需要接模数转换器的参考电平才能正常工作，因此该比较器只能用于单端结构的逐次逼近模数转换器，不适用于全差分结构的逐次逼近模数转换器，而全差分结构的逐次逼近模数转换器比单端结构的逐次逼近模数转换器具有更高的电源抑制比、共模抑制比和更宽的电压输入范围。
发明内容
本发明的目的是针对背景技术的不足，研究设计一种高速时域比较器，以达到速度快、精度高、信号输入范围宽、能用于12-bit100MS/s的流水线逐次逼近模数转换器、既适用于单端逐次逼近模数转换器，也适用于全差分逐次逼近模数转换器的目的。
本发明的技术方案是：用两个采用差分信号交替控制电压-时间转换的电路替换背景技术电压-时间转换电路中两个完全独立的电压-时间转换电路；用可输入差分信号的时间-数字转换电路替换背景技术中触发器电路，从而实现发明目的。因此本发明一种高速时域比较器包括：电压-时间转换电路和时间-数字转换电路，其中：
电压-时间转换电路由第一VCDL电路（电压控制延迟电路）和第二VCDL电路组成，每个VCDL电路由第一到第四共四级CSI电路串联而成，其中：
第一、三级CSI电路结构相同，分别由第一PMOS管、第一NMOS管、第二NMOS管依次串联组成，其中：第一PMOS管（P1）的源级与电源电压（VDD）相连，第一PMOS管（P1）的栅极连接第一NMOS管（N1）的栅极，第二NMOS管（N2）的源级接地、栅极作为第一信号输入端；
第二、四级CSI电路结构相同，分别由第二PMOS管、第三PMOS管、第三NMOS管依次串联组成，其中：第二PMOS管（P2）的源级与电源电压（VDD）相连，第二PMOS管（P2）的栅极作为第二信号输入端，第三PMOS管（P3）的栅极连接第三NMOS管（N3）的栅极，第三NMOS管（N3）的源级接地；
第一级CSI电路中第一PMOS管（P1）与第一NMOS管（N1）栅极的共接点连接时钟信号（CLK），第一级CSI电路、第三级CSI电路中第一PMOS管（P1）与第一NMOS管（N1）漏极的共接点分别对应连接第二级CSI电路、第四级CSI电路中第三PMOS管（P3）与第三NMOS管（N3）栅极的共接点；
第二级CSI电路中第三PMOS管（P3）与第三NMOS管（N3）漏极的共接点与第三级CSI电路中第一PMOS管（P1）与第一NMOS管（N1）栅极的共接点连接；第四级CSI电路中第三PMOS管（P3）与第三NMOS管（N3）漏极的共接点作为输出端；
所述第一VCDL电路中第一信号输入端输入第一全差分信号（VINP），第二信号输入端输入第二全差分信号（VINN）；所述第二VCDL电路中第一信号输入端输入第二全差分信号（VINN），第二信号输入端输入第一全差分信号（VINP）；
时间-数字转换电路，含有输入电路和输出电路，其中：
输入电路，含有：第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管，其中：
第四PMOS管（P4）与第五PMOS管（P5）的源级共同连接电源电压（VDD）、栅极连接时钟信号（CLK），第四PMOS管（P4）与第四NMOS管（N4）串联，第五PMOS管（P5）与第五NMOS管（N5）串联，第四NMOS管（N4）的栅极连接电压-时间转换电路中第一VCDL电路输出端、第五NMOS管（N5）的栅极连接电压-时间转换电路中第二VCDL电路输出端，第四NMOS管（N4）与第五NMOS管（N5）的源级共同连接第六NMOS管（N6）漏极，第六NMOS管（N6）的栅极连接时钟信号（CLK）、源级接地；
输出电路，含有：第六～第九PMOS管，第七～第十二NMOS管，其中：
第六PMOS管（P6）与第七PMOS管（P7）的源级连接电源电压（VDD），第六PMOS管（P6）与第七NMOS管（N7）串联，第七PMOS管（P7）与第八NMOS管（N8）串联，第七NMOS管（N7）与第八NMOS管（N8）的源级接地；
第八PMOS管（P8）的源级连接第六PMOS管（P6）与第七NMOS管（N7）漏极的共接点，第九PMOS管（P9）的源级连接第七PMOS管（P7）与第八NMOS管（N8）漏极的共接点，第八PMOS管（P8）与第九NMOS管（N9）串联，第九PMOS管（P9）与第十NMOS管（N10）串联，第九NMOS管（N9）与第十NMOS管（N10）的源级接地；
连接第九PMOS管（P9）与第十NMOS管（N10）的栅极，其共接点连接第八PMOS管（P8）与第九NMOS管（N9）的漏极共接点及第十一NMOS管（N11）的漏极作为第一输出端；
连接第八PMOS管（P8）与第九NMOS管（N9）的栅极，其共接点再连接九PMOS管与第十NMOS管（N10）的漏极共接点及第十二NMOS管（N12）的漏极作为第二输出端；
第十一NMOS管（N11）与第十二NMOS管（N12）的源级接地；
连接第六PMOS管（P6）、第七NMOS管（N7）、第十一NMOS管（N11）的栅极，其共接点连接输入电路中第四PMOS管（P4）与第四NMOS管（N4）的漏极共接点，连接第七PMOS管（P7）、第八NMOS管（N8）、第十二NMOS管（N12）的栅极，其共接点连接输入电路中第五PMOS管（P5）与第五NMOS管（N5）漏极共接点。
本发明的有益效果是：与专利200810114514提出的时域比较器相比，本发明提出的时域比较器速度更快、精度更高，能用于12-bit100MS/s的流水线逐次逼近模数转换器，且既适用于单端逐次逼近模数转换器，也适用于全差分逐次逼近模数转换器。
附图说明
图1是专利200810114514提出的时域比较器电路图。
图2是本发明一种高速时域比较器电路图。
图3是本发明一种高速时域比较器电路图仿真结果。
具体实施方式
以下结合附图，详细说明本发明的内容：
图2是本发明所述的高速时域比较器。它针对图1所述传统的时域比较器做出改进，既适用于单端逐次逼近模数转换器，也适用于全差分逐次逼近模数转换器。它由电压-时间转换器和时间-数字转换器两部分构成。在复位模式时，时钟信号CLK为低电平，电压-时间转换器的输出TIP和TIN重置为低电平；在比较模式，时钟信号CLK为高电平，TIP和TIN也从低电平变为高电平，它们从低电平变为高电平的速度与输入电压VINP和VINN的大小有关，输入电压越大，TIP和TIN从低电平变为高电平的时间越短，时间-数字转换器根据TIP和TIN从低电平变为高电平的时间差输出判决结果。假设VINP大于VINN，比较器输出OUTP为高电平，OUTN为低电平。反之，若VINP小于VINN，比较器输出OUTN为高电平，OUTP为低电平。
HJTC0.18μm工艺仿真结果表明：基于电压控制延迟线的时域比较器的分辨率为5μV，最高工作速度可达到200MHz，而专利200810114514提出的比较器分辨率为122μV，最高工作速度为166MHz，且只能用于单端逐次逼近模数转换器，不能用于差分逐次逼近模数转换器。表1对两种比较器的性能作了总结，可以看出本发明提出的时域比较器速度更快、精度更高、输入电压范围更大，并且该时域比较器既适用于单端逐次逼近模数转换器，也适用于全差分逐次逼近模数转换器。
图3为采用了该高速时域比较器的12位100MS/s流水线型逐次逼近模数转换器的4900点FFT前仿真结果，仿真工艺角为TT，仿真温度为40度，电源电压为1.2V，正参考电压VREFP为0.8V，负参考电压VREFN为0.3V，共模电平VCM为0.55V。采用TSMC65nm工艺设计的12位100MS/s流水线型逐次逼近模数转换器，工作在100MHz采样率，输入41.8MHz信号的SFDR在80dB以上，ENOB为11.47，功耗为11mW，仿真结果验证了该时域比较器的高速性能。
表1:比较器性能对比
专利200810114514 本发明
工艺(μm) 0.18 0.18
适用范围 单端 单端、差分
最高工作速度(MHz) 166 200
分辨率(μV) 122 5
输入信号范围（V） 0～1 -1～1

Claims (1)

1.一种高速时域比较器，其特征在于，包括：电压-时间转换电路和时间-数字转换电路，其中：
电压-时间转换电路由第一电压控制延迟电路和第二电压控制延迟电路组成，每个电压控制延迟电路由四级电流不补偿反相器电路串联而成，其中：
第一、三级电流不补偿反相器电路结构相同，分别由第一PMOS管、第一NMOS管、第二NMOS管依次串联组成，其中：第一PMOS管(P1)的源级与电源电压(VDD)相连，第一PMOS管(P1)的栅极连接第一NMOS管(N1)的栅极，第二NMOS管(N2)的源级接地、栅极作为第一信号输入端；
第二、四级电流不补偿反相器电路结构相同，分别由第二PMOS管、第三PMOS管、第三NMOS管依次串联组成，其中：第二PMOS管(P2)的源级与电源电压(VDD)相连，第二PMOS管(P2)的栅极作为第二信号输入端，第三PMOS管(P3)的栅极连接第三NMOS管(N3)的栅极，第三NMOS管(N3)的源级接地；
第一级电流不补偿反相器电路中第一PMOS管(P1)与第一NMOS管(N1)栅极的共接点连接时钟信号(CLK)，第一级电流不补偿反相器电路、第三级电流不补偿反相器电路中第一PMOS管(P1)与第一NMOS管(N1)漏极的共接点分别对应连接第二级电流不补偿反相器电路、第四级电流不补偿反相器电路中第三PMOS管(P3)与第三NMOS管(N3)栅极的共接点；
第二级电流不补偿反相器电路中第三PMOS管(P3)与第三NMOS管(N3)漏极的共接点与第三级电流不补偿反相器电路中第一PMOS管(P1)与第一NMOS管(N1)栅极的共接点连接；第四级电流不补偿反相器电路中第三PMOS管(P3)与第三NMOS管(N3)漏极的共接点作为输出端；
所述第一电压控制延迟电路中第一信号输入端输入第一全差分信号(VINP)，第二信号输入端输入第二全差分信号(VINN)；所述第二电压控制延迟电路中第一信号输入端输入第二全差分信号(VINN)，第二信号输入端输入第一全差分信号(VINP)；
时间-数字转换电路，含有输入电路和输出电路，其中：
输入电路，含有：第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管，其中：
第四PMOS管(P4)与第五PMOS管(P5)的源级共同连接电源电压(VDD)、栅极连接时钟信号(CLK)，第四PMOS管(P4)与第四NMOS管(N4)串联，第五PMOS管(P5)与第五NMOS管(N5)串联，第四NMOS管(N4)的栅极连接电压-时间转换电路中第一电压控制延迟电路输出端、第五NMOS管(N5)的栅极连接电压-时间转换电路中第二电压控制延迟电路输出端，第四NMOS管(N4)与第五NMOS管(N5)的源级共同连接第六NMOS管(N6)漏极，第六NMOS管(N6)的栅极连接时钟信号(CLK)、源级接地；
输出电路，含有：第六～第九PMOS管，第七～第十二NMOS管，其中：
第六PMOS管(P6)与第七PMOS管(P7)的源级连接电源电压(VDD)，第六PMOS管(P6)与第七NMOS管(N7)串联，第七PMOS管(P7)与第八NMOS管(N8)串联，第七NMOS管(N7)与第八NMOS管(N8)的源级接地；
第八PMOS管(P8)的源级连接第六PMOS管(P6)与第七NMOS管(N7)漏极的共接点，第九PMOS管(P9)的源级连接第七PMOS管(P7)与第八NMOS管(N8)漏极的共接点，第八PMOS管(P8)与第九NMOS管(N9)串联，第九PMOS管(P9)与第十NMOS管(N10)串联，第九NMOS管(N9)与第十NMOS管(N10)的源级接地；
连接第九PMOS管(P9)与第十NMOS管(N10)的栅极，其共接点连接第八PMOS管(P8)与第九NMOS管(N9)的漏极共接点及第十一NMOS管(N11)的漏极作为第一输出端；
连接第八PMOS管(P8)与第九NMOS管(N9)的栅极，其共接点再连接九PMOS管与第十NMOS管(N10)的漏极共接点及第十二NMOS管(N12)的漏极作为第二输出端；
第十一NMOS管(N11)与第十二NMOS管(N12)的源级接地；
连接第六PMOS管(P6)、第七NMOS管(N7)、第十一NMOS管(N11)的栅极，其共接点连接输入电路中第四PMOS管(P4)与第四NMOS管(N4)的漏极共接点，连接第七PMOS管(P7)、第八NMOS管(N8)、第十二NMOS管(N12)的栅极，其共接点连接输入电路中第五PMOS管(P5)与第五NMOS管(N5)漏极共接点。
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