CN114679179B - 一种高速时域可重构混合型模数转换器 - Google Patents

Abstract

本发明公开了一种高速时域可重构混合型模数转换器，包括：逐次逼近型模数转换器，用于对输入的差分电压信号进行粗量化，得到余量电压信号，同时输出第一数字信号；余量放大器，连接逐次逼近型模数转换器，用于对余量电压信号进行放大；电压‑时间转换器，连接余量放大器，用于将放大后的余量电压信号转换为时间信号；时间‑数字转换器，连接电压‑时间转换器，用于将时间信号转换为第二数字信号；输出模块，连接逐次逼近型模数转换器和时间‑数字转换器，用于将第一数字信号和第二数字信号进行组合，输出数字码信号。本发明提供的高速时域可重构混合型模数转换器，显著降低在低电源电压下电压域高速高精度ADC的设计复杂度，功耗以及面积。

Description

一种高速时域可重构混合型模数转换器

技术领域

本发明属于模数转换技术领域，具体涉及一种高速时域可重构混合型模数转换器。

背景技术

模数转换器(Analog to Digital Converter，ADC)，是把经过与标准量(或参考量)比较处理后的模拟量转换成以二进制数值表示的离散信号的转换器。随着无线通信、雷达系统、仪器仪表等迅速发展，高速高精度的RF A/D转换器需求急剧增加。流水线型架构作为高速高精度ADC的首选实现方式，其在速度与精度方面具有较好的折衷性能。

目前，现有的流水线ADC主要采用纯电压域ADC。然而，随着深亚微米CMOS工艺的推进，纯电压域流水线ADC中高性能电压放大器设计难度急剧增加，特别是在低电源电压下，其摆幅与直流增益无法满足高速高精度ADC的设计要求，同时整体纯电压域的结构面临着巨大的功耗与线性度压力。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种高速时域可重构混合型模数转换器。本发明要解决的技术问题通过以下技术方案实现：

一种高速时域可重构混合型模数转换器，其特征在于，包括：

逐次逼近型模数转换器，用于对输入的差分电压信号进行粗量化，得到余量电压信号，同时输出第一数字信号；

余量放大器，连接所述逐次逼近型模数转换器，用于对所述余量电压信号进行放大；

电压-时间转换器，连接所述余量放大器，用于将放大后的余量电压信号转换为时间信号；

时间-数字转换器，连接所述电压-时间转换器，用于将所述时间信号转换为第二数字信号；

输出模块，连接所述逐次逼近型模数转换器和所述时间-数字转换器，用于将所述第一数字信号和所述第二数字信号进行组合，输出数字码信号。

在本发明的一个实施例中，所述逐次逼近型模数转换器为一步R位SAR ADC，其包括第一采样开关、第二采样开关、第一电容阵列、第二电容阵列、比较器组以及控制逻辑单元；其中，

模拟输入信号Vin作为电压域SAR ADC的第一输入信号通过所述第一采样开关连接至所述第一电容阵列的第一输入端；

模拟参考信号Vref作为电压域SAR ADC的第二输入信号通过所述第二采样开关连接至所述第二电容阵列的第一输入端；

所述第一电容阵列的输出端和所述第二电容阵列的输出端分别连接所述比较器组的第一输入端和第二输入端，同时作为逐次逼近型模数转换器的第一输出端连接所述余量放大器，以向其输出余量电压信号V_RES；

所述比较器组的第三输入端连接第一时钟信号CKC；所述比较器组的输出端连接所述控制逻辑单元的输入端；

所述控制逻辑单元的第一输出端连接所述第一电容阵列的第二输入端，所述控制逻辑单元的第二输出端连接所述第二电容阵列的第二输入端；

所述控制逻辑单元的第三输出端作为逐次逼近型模数转换器的第二输出端输出Q位第一数字信号。

在本发明的一个实施例中，所述余量放大器包括开环动态放大器、第三开关和第四开关、第一电容和第二电容；其中，

所述开环动态放大器的第一输入端作为余量放大器的输入端连接所述逐次逼近型模数转换器的第一输出端，所述开环动态放大器的第二输入端接入第二时钟信号clk；

所述开环动态放大器的第一输出端通过所述第三开关连接所述第一电容；所述开环动态放大器的第二输出端通过所述第四开关连接所述第二电容；

所述第一电容和所述第二电容的另一端均接地；

所述第三开关与所述第一电容的公共端作为余量放大器的第一输出端连接所述电压-时间转换器的第一输入端，以向其输出放大后的余量电压信号V_P；

所述第四开关与所述第二电容的公共端作为余量放大器的第二输出端连接所述电压-时间转换器的第二输入端，以向其输出放大后的余量电压信号V_N。

在本发明的一个实施例中，所述电压-时间转换器包括晶体管M1～M6、第一缓冲器、第二缓冲器以及电流源；其中，

M1和M2的栅极分别作为电压-时间转换器的第一输入端和第二输入端连接所述余量放大器的第一输出端和第二输出端；

M1、M2的源极以及M7的漏极相互连接并通过电流源接地；

M1的漏极与M3的源极连接，M2的漏极与M4的源极连接；

M3的栅极和M4的栅极相连并共同连接偏置电压VB端；

M3的漏极和M5的漏极共同连接至所述第一缓冲器的输入端，M4的漏极和M6的漏极共同连接至所述第二缓冲器的输入端；

M5、M6以及M7的源极连接电压VDD端；M5、M6以及M7的栅极共同连接时钟控制信号CLKT；

所述第一缓冲器的输出端作为电压-时间转换器的第一输出端连接所述时间-数字转换器的第一输入端，以向其输入时间信号T_STR；

所述第二缓冲器的输出端作为电压-时间转换器的第二输出端连接所述时间-数字转换器的第二输入端，以向其输入时间信号T_STO。

在本发明的一个实施例中，所述时间-数字转换器包括延时链、位选择器、D触发器阵列、连续时间比较器以及译码器；其中，

所述延时链包括N个可控延时单元和N+1个选通开关；N个可控延时单元与N+1个选通开关间隔串接，且第1个可控延时单元的输入端作为时间-数字转换器的第一输入端，通过第一选通开关连接所述电压-时间转换器的第一输出端；

其中，N＝2^M-1，M为第二数字信号的最高总位数；

所述位选择器的输入端输入配置的精度，其输出端对应连接N+1个选通开关，用以控制对应可控延时单元的工作状态；

所述D触发器阵列包括N个D触发器；其中，第i个D触发器的D端连接第i+1个开关和第i+1个可控延时单元的公共端，1≤i≤N-1；第N个D触发器的D端通过第N+1个开关与第N个可控延时单元的输出端连接；

其中，N个D触发器的clk端作为时间-数字转换器的第二输入端连接所述电压-时间转换器的第二输出端；N个D触发器的Q端分别连接所述译码器的多个第一输入端，以输出第二数字码的多个低位码；

所述连续时间比较器的正向输入端和反向输入端分别连接所述电压-时间转换模块的第一输出端和第二输出端；所述连续时间比较器的输出端连接所述译码器的第二输入端，以输出第二数字码的最高位码；

所述译码器的输出端作为时间-数字转换器的输出端输出0至M位第二数字信号。

在本发明的一个实施例中，每个所述可控延迟单元均包括晶体管M8～M13；其中，

M8的栅极连接输入信号BIA2；M8的漏极分别连接M9和M10的源极；M8的源极接地；

M9的漏极、M10的栅极、M11的漏极以及M12的栅极相互连接；

M9和M11的栅极连接并作为当前可控延迟单元的输入端；M10的漏极和M12的漏极连接并作为当前可控延迟单元的输出端；

M13的栅极连接输入信号BIA1，源极连接电压VDD端，漏极分别连接M11和M12的源极。

本发明的有益效果：

1、本发明通过第一级Q位逐次逼近型模数转换器和第二级时间-数字转换器实现整体混合型模数转换器速度与精度的重构，中间级的余量放大器与电压-时间转换器将第一级的余量电压进行放大并转化为时间间隔给第二级进行量化，两级的量化结果组合后输出最后的N位数字码；该结构显著降低了低电源电压下电压域高速高精度ADC的设计复杂度、功耗以及面积，且具有较高的转换效率和转换精度；

2、本发明提供的高速时域可重构混合型模数转换器实现了单通道的精度与速度的可配置，从而提升了整个模数转换器的性能与能效。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种高速时域可重构混合型模数转换器的结构框图；

图2是本发明实施例提供的一种电压域SAR ADC的电路结构图；

图3是本发明实施例提供的一种余量放大器的电路结构示意图；

图4是本发明实施例提供的一种电压-时间转换器的实际应用电路结构图；

图5是本发明实施例提供的一种可配置的时间-数字转换器的结构示意图；

图6是本发明实施例提供的一种可控延时单元实际应用电路结构图；

图7是本发明实施例提供的精度为0-3的时间-数字转换器的结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种高速时域可重构混合型模数转换器的结构框图，其包括：

逐次逼近型模数转换器1，用于对输入的差分电压信号进行粗量化，得到余量电压信号，同时输出第一数字信号；

余量放大器2，连接逐次逼近型模数转换器1，用于对余量电压信号进行放大；

电压-时间转换器3，连接余量放大器2，用于将放大后的余量电压信号转换为时间信号；

时间-数字转换器4，连接电压-时间转换器3，用于将时间信号转换为第二数字信号；

输出模块5，连接逐次逼近型模数转换器1和时间-数字转换器4，用于将第一数字信号和第二数字信号进行组合，输出数字码信号。

具体的，本实施例提供的高速时域可重构混合型模数转换器通过两级结构实现，第一级由Q位逐次逼近型模数转换器构成，第二级通过将时间-数字转换器配置为0至M位精度从而实现整体混合型模数转换器速度与精度的重构，中间级的余量放大器与电压-时间转换器将第一级的余量电压进行放大并转化为时间间隔给第二级进行量化，两级的量化结果组合后实现整体Q至(Q+M)精度的输出码。

在本实施例中，逐次逼近型模数转换器1为电压域一步R(R＝1,2,3,…)位SAR ADC(SAR ADC,Successive Approximation Register Analog to Digital Converter)。一步R位逐次逼近型模数转换器是将连续的模拟信号在单个转换周期量化R位数字码的模拟数字转换器，相对于传统SAR ADC，其可以将转换速度提升R倍，一般应用在单通道高速中高等精度场合。

具体地，请参见图2，图2是本发明实施例提供的一种电压域SAR ADC的电路结构图，其包括第一采样开关K1、第二采样开关K2、第一电容阵列DAC1、第二电容阵列DAC2、比较器组以及控制逻辑单元；其中，

模拟输入信号Vin作为电压域SAR ADC的第一输入信号通过第一采样开关K1连接至第一电容阵列DAC1的第一输入端；

模拟参考信号Vref作为电压域SAR ADC的第二输入信号通过第二采样开关K2连接至第二电容阵列DAC2的第一输入端；

第一电容阵列DAC1的输出端和第二电容阵列DAC2的输出端分别连接比较器组的第一输入端和第二输入端，同时作为逐次逼近型模数转换器1的第一输出端连接余量放大器2，以向其输出余量电压信号V_RES；

比较器组的第三输入端连接第一时钟信号CKC；比较器组的输出端连接控制逻辑单元的输入端；

控制逻辑单元的第一输出端连接第一电容阵列DAC1的第二输入端，控制逻辑单元的第二输出端连接第二电容阵列DAC2的第二输入端；

控制逻辑单元的第三输出端作为逐次逼近型模数转换器1的第二输出端输出Q位第一数字信号。

在本实施例中，一步R位SAR ADC的工作原理如下：若R＝1，则在每个转换周期中，输出一位数字码，即对于Q位的第一级，需要Q个转换周期.如R＝2，则在每个量化周期输出两位数字码，对于Q位的第一级，需要Q/2个转换周期，相对于R＝1，其所需的转换周期减半，速度提升一倍；R＝3,4…时以此类推。

需要说明的是，在本实施例中，第一电容阵列DAC1和第二电容阵列DAC2的具体电路结构可参考现有的同类电路。一般而言，可通过时钟实现电容阵列的上下极板分别作为该阵列的第一输入端和第二输入端，输出端为所有电容的上极板的公共端。此外，关于比较器组和控制逻辑单元的具体电路结构也可参考现有相关技术，本实施例对此不做限定。

进一步地，请参见图3，图3是本发明实施例提供的一种余量放大器的电路结构示意图，其包括：开环动态放大器Gm、第三开关K3和第四开关K4、第一电容C1和第二电容C2；其中，

开环动态放大器Gm的第一输入端作为余量放大器2的输入端连接逐次逼近型模数转换器1的第一输出端，开环动态放大器Gm的第二输入端接入第二时钟信号clk；

开环动态放大器Gm的第一输出端通过第三开关K3连接第一电容C1；开环动态放大器Gm的第二输出端通过第四开关K4连接第二电容C2；

第一电容C1和第二电容C2的另一端均接地；

第三开关K3与第一电容C1的公共端作为余量放大器2的第一输出端连接电压-时间转换器3的第一输入端，以向其输出放大后的余量电压信号V_P；

第四开关K4与第二电容C2的公共端作为余量放大器2的第二输出端连接电压-时间转换器3的第二输入端，以向其输出放大后的余量电压信号V_N。

进一步地，请参见图4，图4是本发明实施例提供的一种电压-时间转换器的实际应用电路结构图，其包括晶体管M1～M6、第一缓冲器Buff1、第二缓冲器Buff2以及电流源I；其中，

M1和M2的栅极分别作为电压-时间转换器3的第一输入端和第二输入端连接余量放大器2的第一输出端和第二输出端；

M1、M2的源极以及M7的漏极相互连接并通过电流源I接地；

M1的漏极与M3的源极连接，M2的漏极与M4的源极连接；

M3的栅极和M4的栅极相连并共同连接偏置电压VB端；

M3的漏极和M5的漏极共同连接至第一缓冲器Buff1的输入端，M4的漏极和M6的漏极共同连接至第二缓冲器Buff2的输入端；

M5、M6以及M7的源极连接电压VDD端；M5、M6以及M7的栅极共同连接时钟控制信号CLKT；

第一缓冲器Buff1的输出端作为电压-时间转换器3的第一输出端连接时间-数字转换器4的第一输入端，以向其输入时间信号T_STR；

第二缓冲器Buff2的输出端作为电压-时间转换器3的第二输出端连接时间-数字转换器4的第二输入端，以向其输入时间信号T_STO。

在本实施例中，在本实施例中，晶体管M1、M2、M3、M4均为NMOS管，晶体管M5、M6、M7均为PMOS管。具体地，电压-时间转换器的工作原理如下：

当电压-时间转换器的时钟控制信号CLKT为低电平时，第一输出端与第二输出端经PMOS管M5和M6充电至高电平并经缓冲器后保持为高电平；当电压-时间转换器的时钟控制信号CLKT为高电平时，由余量放大器放大后的信号V_P与V_N输入至电压-时间转换器的第一与第二输入端进行放大，V_P与V_N之间存在的大小差异使得NMOS管M1与M2导通时间不同，导致电压-时间转换器的输出端开始放电不同，从而出现时间间隔T_RES，以此完成电压差到时间间隔的转换，此信号由后级的可重构时间-数字转换器进行量化。

在本实施例中，第二级结构主要用于对余量电压进行量化。由于余量电压通常为小信号，因此适合采用超高速的转换器对其进行处理。时间-数字转换器(TDC，Time toDigital Converter)是一种将时间间隔量化为数字码的转换器，具有超高速与低功耗的特点，特别是随着先进工艺的推进，其优势将进一步提升，可应用在超高速中低分辨率场合。因此，在本实施例中，第二级结构采用超高速低功耗的时域时间-数字转换器对余量电压进行量化。

具体地，请参见图5，图5是本发明实施例提供的一种可配置的时间-数字转换器的结构示意图，其包括延时链41、位选择器42、D触发器阵列43、连续时间比较器44以及译码器45；其中，

延时链41包括N个可控延时单元T_d1～T_dN和N+1个选通开关S₁～S_N+1；N个可控延时单元T_d1～T_dN与N+1个选通开关S₁～S_N+1间隔串接，且第1个可控延时单元T_d1的输入端作为时间-数字转换器4的第一输入端，通过第一选通开关S1连接电压-时间转换器3的第一输出端；

其中，N＝2^M-1，M为第二数字信号的最高总位数。

位选择器42的输入端输入配置的精度，例如3、4等，其输出端对应连接N+1个选通开关S₁～S_N+1，用以控制对应可控延时单元的工作状态。

D触发器阵列43包括N个D触发器；其中，第i个D触发器的D端连接第i+1个开关S_i+1和第i+1个可控延时单元T_di+1的公共端，1≤i≤N-1；第N个D触发器的D端通过第N+1个开关S_N+1与第N个可控延时单元T_dN的输出端连接；

其中，N个D触发器的clk端作为时间-数字转换器4的第二输入端连接电压-时间转换器3的第二输出端；N个D触发器的Q端分别连接译码器45的多个第一输入端，以输出第二数字码的多个低位码；

连续时间比较器44的正向输入端和反向输入端分别连接电压-时间转换模块3的第一输出端和第二输出端；连续时间比较器44的输出端连接译码器45的第二输入端，以输出第二数字码的最高位码；

译码器45的输出端作为时间-数字转换器4的输出端输出0至M位第二数字信号。

进一步地，请参见图6，图6是本发明实施例提供的一种可控延时单元实际应用电路结构图，其中，每个可控延迟单元均包括晶体管M8～M13；其中，

M8的栅极连接输入信号BIA2；M8的漏极分别连接M9和M10的源极；M8的源极接地；

M9的漏极、M10的栅极、M11的漏极以及M12的栅极相互连接；

M9和M11的栅极连接并作为当前可控延迟单元的输入端；M10的漏极和M12的漏极连接并作为当前可控延迟单元的输出端；

M13的栅极连接输入信号BIA1，源极连接电压VDD端，漏极分别连接M11和M12的源极。

下面以可配置为0至3位的时间-数字转换器为例，对本实施例提供的时间-数字转换器电路的结构和工作原理进行详细介绍。

请参见图7，图7是本发明实施例提供的精度为0-3的时间-数字转换器的结构示意图。其中N＝2^M-1＝4，即延时链包括4个可控延时单元和5个选通开关，相应的，D触发器阵列包括4个D触发器，具体连接关系参见图7。

本实施例提供的可配置0至3位时间-数字转换器的工作原理如下：

当时间-数字转化器配置为0位时，所有的选通开关均处于断开状态，此时，延时链、D触发器阵列、位选择器与译码器均不工作。

当时间-数字转化器配置为1位时，延时链、D触发器阵列、位选择器与译码器均不工作，连续时间比较器通过比较时间信号T_STR和T_STO得到1位精度，即TDC配置为1位精度。

当时间-数字转化器配置为2位时，连续时间比较器通过比较时间信号T_STR和T_STO得到最高位数字码MSB；位选择器的第一输出端、第二输出端、第三输出端连接选通开关S₁～S₃并使其闭合，即只有前2^M-1(当前M＝2)＝2个延时单元和前2^M-1(M＝2)＝2个D触发器工作，T_STO信号将时间间隔信息T_RES锁存在前两个D触发器中，并输出D₁、D₂信号。译码器的第二输入端连接连续时间比较器的输出端，多个第一输入端分别连接D₁、D₂；译码器将两位温度计码D₁D₂译码为一位数字码后，与连续时间比较器的比较结果MSB组合输出2位数字码。

当时间-数字转化器配置为3位时，连续时间比较器通过比较信号T_STR和T_STO得到最高位数字码MSB，位选择器的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端分别连接选通开关S₁～S₅并使其闭合，即只有前2^M-1(当前M＝3)＝4个延时单元和前2^M-1(M＝3)＝4个D触发器工作，T_STO信号将时间间隔信息T_RES锁存在前四个D触发器中，并输出D₁，D₂，D₃，D₄信号。译码器的第二输入端连接连续时间比较器的输出端，多个第一输入端连接D₁、D₂、D₃、D₄；译码器将四位温度计码D₁D₂D₃D₄译码为两位数字码后，与连续时间比较器的比较结果MSB组合输出3位数字码。

由此，实现了0-3位的第二数字码。

最后，输出模块5将第一级逐次逼近型模数转换器生成Q位第一数字信号和第二级时间-数字转换器生成的0-M位第二数字信号进行组合，实现了输出Q～(Q+M)位的输出码。

本发明通过第一级Q位逐次逼近型模数转换器和第二级时间-数字转换器实现整体混合型模数转换器速度与精度的重构，中间级的余量放大器与电压-时间转换器将第一级的余量电压进行放大并转化为时间间隔给第二级进行量化，两级的量化结果组合后输出最后的N位数字码；该结构显著降低了低电源电压下电压域高速高精度ADC的设计复杂度、功耗以及面积，且具有较高的转换效率和转换精度。此外，本发明提供的高速时域可重构混合型模数转换器实现了单通道的精度与速度的可配置，从而提升了整个模数转换器的性能与能效。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种高速时域可重构混合型模数转换器，其特征在于，包括：

逐次逼近型模数转换器(1)，用于对输入的差分电压信号进行粗量化，得到余量电压信号，同时输出第一数字信号；

余量放大器(2)，连接所述逐次逼近型模数转换器(1)，用于对所述余量电压信号进行放大；

电压-时间转换器(3)，连接所述余量放大器(2)，用于将放大后的余量电压信号转换为时间信号；

时间-数字转换器(4)，连接所述电压-时间转换器(3)，用于将所述时间信号转换为第二数字信号；

输出模块(5)，连接所述逐次逼近型模数转换器(1)和所述时间-数字转换器(4)，用于将所述第一数字信号和所述第二数字信号进行组合，输出数字码信号。

2.根据权利要求1所述的高速时域可重构混合型模数转换器，其特征在于，所述逐次逼近型模数转换器(1)为一步R位SAR ADC，其包括第一采样开关(K1)、第二采样开关(K2)、第一电容阵列(DAC1)、第二电容阵列(DAC2)、比较器组以及控制逻辑单元；其中，

模拟输入信号Vin作为电压域SAR ADC的第一输入信号通过所述第一采样开关(K1)连接至所述第一电容阵列(DAC1)的第一输入端；

模拟参考信号Vref作为电压域SAR ADC的第二输入信号通过所述第二采样开关(K2)连接至所述第二电容阵列(DAC2)的第一输入端；

所述第一电容阵列(DAC1)的输出端和所述第二电容阵列(DAC2)的输出端分别连接所述比较器组的第一输入端和第二输入端，同时作为逐次逼近型模数转换器(1)的第一输出端连接所述余量放大器(2)，以向其输出余量电压信号V_RES；

所述比较器组的第三输入端连接第一时钟信号CKC；所述比较器组的输出端连接所述控制逻辑单元的输入端；

所述控制逻辑单元的第一输出端连接所述第一电容阵列(DAC1)的第二输入端，所述控制逻辑单元的第二输出端连接所述第二电容阵列(DAC2)的第二输入端；

所述控制逻辑单元的第三输出端作为逐次逼近型模数转换器(1)的第二输出端输出Q位第一数字信号。

3.根据权利要求1所述的高速时域可重构混合型模数转换器，其特征在于，所述余量放大器(2)包括开环动态放大器(Gm)、第三开关(K3)和第四开关(K4)、第一电容(C1)和第二电容(C2)；其中，

所述开环动态放大器(Gm)的第一输入端作为余量放大器(2)的输入端连接所述逐次逼近型模数转换器(1)的第一输出端，所述开环动态放大器(Gm)的第二输入端接入第二时钟信号clk；

所述开环动态放大器(Gm)的第一输出端通过所述第三开关(K3)连接所述第一电容(C1)；所述开环动态放大器(Gm)的第二输出端通过所述第四开关(K4)连接所述第二电容(C2)；

所述第一电容(C1)和所述第二电容(C2)的另一端均接地；

所述第三开关(K3)与所述第一电容(C1)的公共端作为余量放大器(2)的第一输出端连接所述电压-时间转换器(3)的第一输入端，以向其输出放大后的余量电压信号V_P；

所述第四开关(K4)与所述第二电容(C2)的公共端作为余量放大器(2)的第二输出端连接所述电压-时间转换器(3)的第二输入端，以向其输出放大后的余量电压信号V_N。

4.根据权利要求1所述的高速时域可重构混合型模数转换器，其特征在于，所述电压-时间转换器(3)包括晶体管M1～M6、第一缓冲器(Buff1)、第二缓冲器(Buff2)以及电流源(I)；其中，

M1和M2的栅极分别作为电压-时间转换器(3)的第一输入端和第二输入端连接所述余量放大器(2)的第一输出端和第二输出端；

M1、M2的源极以及M7的漏极相互连接并通过电流源(I)接地；

M1的漏极与M3的源极连接，M2的漏极与M4的源极连接；

M3的栅极和M4的栅极相连并共同连接偏置电压VB端；

M3的漏极和M5的漏极共同连接至所述第一缓冲器(Buff1)的输入端，M4的漏极和M6的漏极共同连接至所述第二缓冲器(Buff2)的输入端；

M5、M6以及M7的源极连接电压VDD端；M5、M6以及M7的栅极共同连接时钟控制信号CLKT；

所述第一缓冲器(Buff1)的输出端作为电压-时间转换器(3)的第一输出端连接所述时间-数字转换器(4)的第一输入端，以向其输入时间信号T_STR；

所述第二缓冲器(Buff2)的输出端作为电压-时间转换器(3)的第二输出端连接所述时间-数字转换器(4)的第二输入端，以向其输入时间信号T_STO。

5.根据权利要求1所述的高速时域可重构混合型模数转换器，其特征在于，所述时间-数字转换器(4)包括延时链(41)、位选择器(42)、D触发器阵列(43)、连续时间比较器(44)以及译码器(45)；其中，

所述延时链(41)包括N个可控延时单元(T_d1～T_dN)和N+1个选通开关(S₁～S_N+1)；N个可控延时单元(Td1～TdN)与N+1个选通开关(S₁～S_N+1)间隔串接，且第1个可控延时单元(T_d1)的输入端作为时间-数字转换器(4)的第一输入端，通过第一选通开关(S1)连接所述电压-时间转换器(3)的第一输出端；

其中，N＝2^M-1，M为第二数字信号的最高总位数；

所述位选择器(42)的输入端输入配置的精度，其输出端对应连接N+1个选通开关(S₁～S_N+1)，用以控制对应可控延时单元的工作状态；

所述D触发器阵列(43)包括N个D触发器；其中，第i个D触发器的D端连接第i+1个开关(S_i+1)和第i+1个可控延时单元(T_di+1)的公共端，1≤i≤N-1；第N个D触发器的D端通过第N+1个开关(S_N+1)与第N个可控延时单元(T_dN)的输出端连接；

其中，N个D触发器的clk端作为时间-数字转换器(4)的第二输入端连接所述电压-时间转换器(3)的第二输出端；N个D触发器的Q端分别连接所述译码器(45)的多个第一输入端，以输出第二数字码的多个低位码；

所述连续时间比较器(44)的正向输入端和反向输入端分别连接所述电压-时间转换模块(3)的第一输出端和第二输出端；所述连续时间比较器(44)的输出端连接所述译码器(45)第二输入端，以输出第二数字码的最高位码；

所述译码器(45)的输出端作为时间-数字转换器(4)的输出端输出0至M位第二数字信号。

6.根据权利要求5所述的高速时域可重构混合型模数转换器，其特征在于，所述N个可控延时单元(T_d1～T_dN)中的每个可控延迟单元均包括晶体管M8～M13；其中，

M8的栅极连接输入信号BIA2；M8的漏极分别连接M9和M10的源极；M8的源极接地；

M9的漏极、M10的栅极、M11的漏极以及M12的栅极相互连接；

M9和M11的栅极连接并作为当前可控延迟单元的输入端；M10的漏极和M12的漏极连接并作为当前可控延迟单元的输出端；

M13的栅极连接输入信号BIA1，源极连接电压VDD端，漏极分别连接M11和M12的源极。