[go: up one dir, main page]

TWI610435B - 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法 - Google Patents

具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法 Download PDF

Info

Publication number
TWI610435B
TWI610435B TW103139824A TW103139824A TWI610435B TW I610435 B TWI610435 B TW I610435B TW 103139824 A TW103139824 A TW 103139824A TW 103139824 A TW103139824 A TW 103139824A TW I610435 B TWI610435 B TW I610435B
Authority
TW
Taiwan
Prior art keywords
layer
well region
type well
gate
gate stack
Prior art date
Application number
TW103139824A
Other languages
English (en)
Other versions
TW201620131A (zh
Inventor
陳泰如
葉宜函
陳德智
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW103139824A priority Critical patent/TWI610435B/zh
Priority to US14/583,771 priority patent/US9640663B2/en
Publication of TW201620131A publication Critical patent/TW201620131A/zh
Priority to US15/452,734 priority patent/US10103248B2/en
Application granted granted Critical
Publication of TWI610435B publication Critical patent/TWI610435B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0289—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法。本發明之高壓鰭式場效電晶體元件包括：至少一鰭狀結構、工作閘極、淺溝槽隔離結構與第一偽閘極。鰭狀結構具有相互鄰接之第一型井區與第二型井區，且還包括第一部與第二部。第一部與第二部之間間隔有溝槽，其中溝槽位於第一型井區中。位於第一型井區中之第一部上配置有汲極摻雜層，位於第二型井區中之第二部上配置有源極摻雜層。工作閘極配置在鰭狀結構之第一型井區上與第二型井區上。淺溝槽隔離結構配置於溝槽中。第一偽閘極配置在淺溝槽隔離結構上。

Description

具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法
本發明是有關於一種鰭式場效電晶體元件及其製造方法，且特別是有關於一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法。
對於傳統具有橫向擴散金屬氧化物半導體(Laterally diffused metal oxide semiconductor，縮寫為LDMOS)結構之金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，縮寫為MOSFET)元件而言，為了提高MOSFET元件中之汲極端所能承受的電壓，習知技術提出了兩種解決方案。
方案一：對於N型MOSFET元件而言，將同一元件中之設置於N井區之汲極與設置於P井區的源極之間的距離加大，也就是增加汲極與源極之間的偽閘極的長度，以便於提升汲極端承受電壓的能力，亦即提升元件的崩潰強度(breakdown strength)。方案二：將N型MOSFET元件中之位於P井區之源極與位於N井區之汲極分別設置於兩個具有不同主動區的元件中，且兩個具有不同主動區的元件之間間隔有STI結構，如此亦可增加汲極與源極之間的偽閘極的長度，以便於提升汲極承受電壓的能 力。然而無論是方案一或是方案二，皆會導致元件密度下降的問題。
有鑑於此，仍有必要提出一種新的具有LDMOS結構之MOSFET元件及其製造方法，以提升汲極承受電壓的能力，並解決上述元件密度下降的問題。
本發明提出一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件與其製造方法，以提升汲極所能承受電壓的能力，並解決元件密度降低的問題。
為達上述優點或其他優點，本發明提出一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件，包括：至少一鰭狀結構、工作閘極、淺溝槽隔離結構與第一偽閘極。上述鰭狀結構具有相互鄰接之第一型井區與第二型井區，且上述鰭狀結構還包括第一部與第二部。上述第一部與第二部之間間隔有溝槽，其中溝槽位於第一型井區中。並且，位於第一型井區中之第一部上配置有汲極摻雜層，位於第二型井區中之第二部上配置有源極摻雜層。上述工作閘極配置在鰭狀結構之第一型井區上與第二型井區上。上述淺溝槽隔離結構配置於溝槽中。上述第一偽閘極配置在淺溝槽隔離結構上。
本發明另提出一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件的製造方法，包括：提供基板，上述基板具有至少一鰭狀結構，且上述鰭狀結構具有相互鄰接之第一型井區與第二型井區；形成溝槽於鰭狀結構中，上述溝槽將鰭狀結構分隔成第一部與第二部，其中上述溝槽位於第一型井區中；形成淺溝槽隔離結構於上述溝槽中；形成第一多晶矽閘極堆疊結構與第二多晶矽閘極堆疊結構於上述鰭狀結構上並暴露出部分鰭狀結構；形成複數個不連續之開口於暴露出之鰭狀結構中，並成長磊晶材料層於上述複數個開口中；對填滿於上述複數個開口中 之磊晶材料層進行摻雜製程，以形成汲極摻雜層於位於第一型井區之第一部上，且形成源極摻雜層於位於第二型井區之第二部上；以及進行替換性金屬閘極製程，以便於將第一多晶矽閘極堆疊結構與第二多晶矽閘極堆疊結構分別替換成第一金屬閘極堆疊結構與第二金屬閘極堆疊結構，其中上述第一金屬閘極堆疊結構位於第一型井區上，且位於汲極摻雜層與第二金屬閘極堆疊結構之間，上述第二金屬閘極堆疊結構位於第一型井區上且位於第二型井區上，並位於源極摻雜層與第一金屬閘極堆疊結構之間。
綜上所述，本發明係提供一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法。本發明係藉由額外設置一個淺溝槽隔離結構於配置在汲極摻雜層與工作閘極之間且鄰近汲極摻雜層之第一偽閘極下方，除了可增加汲極摻雜層與源極摻雜層之間的距離，還能藉由淺溝槽隔離結構來提升汲極摻雜層所能承受的電壓。並且，由於本發明之第一偽閘極、工作閘極、汲極摻雜層與源極摻雜層皆設置在同一個高壓鰭式場效電晶體元件中，因此可以避免元件密度下降的問題。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
110、210‧‧‧基板
120、220‧‧‧鰭狀結構
122、222‧‧‧第一部
124、224‧‧‧第二部
130、230‧‧‧淺溝槽隔離結構
142‧‧‧第一多晶矽閘極堆疊結構
141、1422、241、2422‧‧‧閘極氧化層
1424、148‧‧‧多晶矽閘極層
144‧‧‧第二多晶矽閘極堆疊結構
146、149‧‧‧第三多晶矽閘極堆疊結構
152、154、156‧‧‧磊晶材料層
160、260‧‧‧絕緣層
172、174、272、274‧‧‧高介電材料層
182、184、282、284‧‧‧金屬閘極材料層
192‧‧‧第一金屬閘極堆疊結構
194‧‧‧第二金屬閘極堆疊結構
196、198‧‧‧第三金屬閘極堆疊結構
292‧‧‧第一偽閘極
294‧‧‧工作閘極
296、298‧‧‧第二偽閘極
Z1‧‧‧第一型井區
Z2‧‧‧第二型井區
ST‧‧‧溝槽
P1‧‧‧垂直延伸部
P2、P3‧‧‧水平延伸部
OP1、OP2、OP3‧‧‧開口
D1、252‧‧‧汲極摻雜層
S1、254‧‧‧源極摻雜層
DP1、256、258‧‧‧第一型摻雜層
圖1A至圖1J係為根據本發明之一實施例所繪示之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件的製造方法流程圖。
圖2係為根據本發明之一實施例所繪示之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件的剖面圖。
為使本發明的目的、技術方案和優點更加清楚，下面結合附 圖對本發明作進一步的詳細描述。
圖1A至圖1J係為根據本發明之一實施例所繪示之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件的製造方法流程圖。本發明之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件的製造方法所包括的步驟分別詳述如下。
請先參照圖1A。首先，提供基板110，其中基板110具有至少一鰭狀結構120。並且，上述鰭狀結構120具有相互鄰接之第一型井區Z1與第二型井區Z2。此外，上述基板110例如是半導體基板。
請接著參照圖1B與圖1C。接下來，利用光罩與蝕刻製程形成溝槽ST於鰭狀結構120中。上述溝槽ST將鰭狀結構120分隔成第一部122與第二部124，其中溝槽ST位於第一型井區Z1中(如圖1B所示)。因此第一部122之鰭狀結構120完全位於第一型井區Z1中，第二部124之鰭狀結構120部分位於第一型井區Z1中，部分位於第一型井區Z2中。接著形成淺溝槽隔離結構130於溝槽ST中，其中淺溝槽隔離結構130只填充部分溝槽ST的空間(如圖1C所示)。
接著請參照圖1D。於形成淺溝槽隔離結構130於溝槽ST中之後，接下來形成第一多晶矽閘極堆疊結構142、第二多晶矽閘極堆疊結構144與複數個第三多晶矽閘極堆疊結構146、149於鰭狀結構120上。上述第一多晶矽閘極堆疊結構142位於第一型井區Z1上。第二多晶矽閘極堆疊結構144位於第一型井區Z1上且位於第一型井區Z2上。上述第三多晶矽閘極堆疊結構146位於第一型井區Z1上，第三多晶矽閘極堆疊結構149位於第一型井區Z2上。上述第三多晶矽閘極堆疊結構146位於第一多晶矽閘極堆疊結構142之遠離第二多晶矽閘極堆疊結構144之一側，第三多晶矽閘極堆疊結構149位於第二多晶矽閘極堆疊結構144之遠離第一多晶矽閘極堆疊結構142之一側。此外，第一多晶矽閘極堆疊結構142與第二多晶矽閘極堆疊結構144之間例如也可形成有零個或至少一個以上之第三多 晶矽閘極堆疊結構。
請繼續參照圖1D。形成上述第一多晶矽閘極堆疊結構142的方法包括先形成閘極氧化層1422於溝槽ST中的側壁上，再形成多晶矽閘極層1424於閘極氧化層1422上，且多晶矽閘極層1424除了填滿溝槽ST之外，還包括配置在鰭狀結構120上方。此外，由於上述第一多晶矽閘極堆疊結構142形成在溝槽中且配置在淺溝槽隔離結構130上，因此第一多晶矽閘極堆疊142具有相互連接之垂直延伸部P1與水平延伸部P2。上述垂直延伸部P1填滿溝槽ST且位於淺溝槽隔離結構130上，水平延伸部P2位於鰭狀結構120上，且水平延伸部P2的延伸方向垂直於鰭狀結構120的延伸方向。
此外，上述第二多晶矽閘極堆疊結構144與第三多晶矽閘極堆疊結構146、149分別包括閘極氧化層141與多晶矽閘極層148，其中閘極氧化層141形成在鰭狀結構120上，且多晶矽閘極層148形成在閘極氧化層141上。並且，上述第二多晶矽閘極堆疊結構144與上述複數個第三多晶矽閘極堆疊結構146、149僅分別具有水平延伸部P3，其中水平延伸部P3的延伸方向垂直於鰭狀結構120的延伸方向。
接著請參照圖1E與圖1F。於形成第一多晶矽閘極堆疊結構142、第二多晶矽閘極堆疊結構144與第三多晶矽閘極堆疊結構146、149之後，接下來，則於未被第一多晶矽閘極堆疊結構142、第二多晶矽閘極堆疊結構144與第三多晶矽閘極堆疊結構146、149所覆蓋而暴露出之鰭狀結構120中形成複數個不連續之開口OP1(如圖1E所示)。接下來，則於複數個開口OP1中成長磊晶材料層152、154、156。並且，磊晶材料層152、154、156的上表面例如是與閘極氧化層141的下表面齊平(如圖1F所示)。
接下來請參照圖1G。於形成磊晶材料層152、154、156之後，接著對填滿於該些開口OP1中之磊晶材料層152、154、156進行摻雜製程，以於配置在第一型井區Z1之磊晶材料層152中形成汲極摻雜層D1， 並且於配置在第二型井區Z2之磊晶材料層154中形成源極摻雜層S1，並且於複數個不連續之磊晶材料層156中分別形成第一型摻雜層DP1。之後，再形成絕緣層160於磊晶材料層152、154、156上，並使得絕緣層160的上表面與工作閘極144、第一偽閘極142、第二偽閘極146、149的上表面齊平。其中上述汲極摻雜層D1與源極摻雜層S1之間包括至少一第一型摻雜層DP1，且位於汲極摻雜層D1與源極摻雜層S1之間的第一型摻雜層DP1位於第一型井區Z1中。於圖1G中係以汲極摻雜層D1與源極摻雜層S1之間配置有一個第一型摻雜層DP1來作為解說範例，但亦可有多個第一型摻雜層DP1配置於汲極摻雜層D1與源極摻雜層S1之間，本發明不以此為限。
接下來請參照圖1H~1J。於形成汲極摻雜層D1、源極摻雜層S1與複數個第一型摻雜層DP1之後，接著進行替換性金屬閘極(replacement metal gate，簡稱為RMG)製程，以便於將第一多晶矽閘極堆疊結構142替換成第一金屬閘極堆疊結構192，將第二多晶矽閘極堆疊結構144替換成第二金屬閘極堆疊結構194，並將第三多晶矽閘極堆疊結構146、149替換成第三金屬閘極堆疊結構196、198。
請繼續參照圖1H~1J。上述RMG製程的詳細步驟包括：首先，移除第一多晶矽閘極堆疊結構142之多晶矽閘極層1424以形成凹槽OP2，並同時移除第二多晶矽閘極堆疊結構144與第三多晶矽閘極堆疊結構146、149中之多晶矽閘極層148，以形成凹槽OP3(如圖1H所示)。並且可以選擇移除或不移除原本位於多晶矽閘極層1424,148下方之閘極氧化層1422,141。於圖1H中係以不移除原本的閘極氧化層1422,141作為解說範例，但本發明不以此為限。但若選擇要移除閘極氧化層1422,141，則需在移除原本的閘極氧化層1422,141之後，視製程需求另外再沈積另一層較薄或較厚之閘極氧化層在鰭狀結構120上。而於移除多晶矽閘極層1424,148之後，接著先形成高介電材料層172於凹槽OP2的槽壁上，並同時形成高介電材料層174於凹槽OP3的槽壁上(如圖1I所示)。之後，再形成金屬閘 極材料層182於凹槽OP2中且位於高介電材料層172上，並且同時形成金屬閘極材料層184於凹槽OP3中且位於高介電材料層174上(如圖1J所示)。如此則完成了RMG製程，並完成了第一金屬閘極堆疊結構192、第二金屬閘極堆疊結構194與第三金屬閘極堆疊結構196、198的製備。上述金屬閘極材料層182,184的材質例如是選自鋁或鎢其中之一，且上述高介電材料層172,174的材料例如是二氧化鉿(HfO2)。
值得注意的是，若上述第一型井區Z1為N型井區，第一型井區Z2為P型井區，第一型摻雜層DP1、汲極摻雜層D1與源極摻雜層S1為N型摻雜區，且磊晶材料層152、154、156為矽化磷磊晶層，則具有此結構之高壓鰭式場效電晶體元件係為N型高壓鰭式場效電晶體。然而若上述第一型井區Z1為P型井區，第一型井區Z2為N型井區，第一型摻雜層DP1、汲極摻雜層D1與源極摻雜層S1為P型摻雜區，且磊晶材料層152、154、156為矽化鍺磊晶層，則具有此結構之高壓鰭式場效電晶體元件係為P型高壓鰭式場效電晶體。
上述第一金屬閘極堆疊結構192包括閘極氧化層1422、高介電材料層172與金屬閘極材料層182。上述第二金屬閘極堆疊結構194與第三金屬閘極堆疊結構196、198分別包括閘極氧化層141、高介電材料層174與金屬閘極材料層184。並且，上述第一金屬閘極堆疊結構192位於汲極摻雜層D1與第二金屬閘極堆疊結構194之間，且第二金屬閘極堆疊結構194位於源極摻雜層S1與第一金屬閘極堆疊結構192之間。此外，上述源極摻雜層S1位於第三金屬閘極堆疊結構196與第二金屬閘極堆疊結構194之間，且汲極摻雜層D1位於第一金屬閘極堆疊結構192與另一第三金屬閘極堆疊結構196之間。此外，值得一提的是，第二金屬閘極堆疊結構194與第一金屬閘極堆疊結構192例如可間隔有零個、一個或多個第三金屬閘極堆疊結構196。於本發明之圖1J中則以第二金屬閘極堆疊結構194與第一金屬閘極堆疊結構192之間無配置第三金屬閘極堆疊結構196為解說範 例，但本發明不以此為限。值得注意的是，第二金屬閘極堆疊結構194與第一金屬閘極堆疊結構192之間間隔有至少一具有第一型摻雜層DP1之磊晶材料層156與配置於其上之絕緣層160。
在高壓鰭式場效電晶體元件的作動上，由於第二金屬閘極堆疊結構194橫跨在第一型井區Z1與第一型井區Z2上方，所以第二金屬閘極堆疊結構194通常用來作為工作閘極。第一金屬閘極堆疊結構192與第三金屬閘極堆疊結構196作為偽閘極結構。而為了提升汲極摻雜層D1所能承受電壓的能力，本發明係提出了在汲極摻雜層與工作閘極(第二金屬閘極堆疊結構194)之間設置至少一個其下方具有淺溝槽隔離結構130之第一金屬閘極堆疊結構192，並將第一金屬閘極堆疊結構192設置在汲極摻雜層D1的一側並與汲極摻雜層D1接觸。如此則可透過位於第一金屬閘極堆疊結構192下方之淺溝槽隔離結構130來提高汲極摻雜層D1所能承受電壓的能力。
圖2係為根據本發明之一實施例所繪示之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件的剖面圖。請參照圖2。本發明之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件200包括：基板210、至少一鰭狀結構220、淺溝槽隔離結構230、汲極摻雜層252、源極摻雜層254、複數個第一型摻雜層256、258、絕緣層260、第一偽閘極292、工作閘極294、複數個第二偽閘極296、298。
請繼續參照圖2。上述鰭狀結構220配置在基板210上，且鰭狀結構220具有相互鄰接之第一型井區Z1與第二型井區Z2。此外，上述鰭狀結構220還包括第一部222與第二部224，其中第一部222與第二部224之間間隔有溝槽ST。上述溝槽ST配置於第一型井區Z1中，且上述淺溝槽隔離結構230配置於溝槽ST中。
請繼續參照圖2。上述汲極摻雜層252、源極摻雜層254、複數個第一型摻雜層256、258配置於鰭狀結構220上，其中汲極摻雜層252 與源極摻雜層254之間至少配置有一個第一型摻雜層256，或可配置有多個第一型摻雜層256。於圖2中係以汲極摻雜層252與源極摻雜層254之間配置有一個第一型摻雜層256為解說範例，但本發明不以此為限。上述第一型摻雜層256、汲極摻雜層252與源極摻雜層254彼此之間係間隔有鰭狀結構220。此外，汲極摻雜層252與至少一第一型摻雜層256皆配置於第一型井區Z1上，源極摻雜層254與第一型摻雜層258皆配置於第二型井區Z2上。上述之汲極摻雜層252配置在鰭狀結構220之第一部222上，第一型摻雜層256、258、源極摻雜層254皆配置在鰭狀結構220之第二部224上。
請繼續參照圖2。上述工作閘極294、第一偽閘極292與第二偽閘極296、298皆配置在鰭狀結構220上。此外，工作閘極294與第一偽閘極292之間、第一偽閘極292與第二偽閘極296之間、以及工作閘極294與第二偽閘極298之間，皆分別配置有絕緣層260。此外，上述絕緣層260分別配置於汲極摻雜層252、源極摻雜層254、與第一型摻雜層256、258上。並且，上述第一偽閘極292鄰接位於汲極摻雜層252上之絕緣層260，工作閘極294鄰接位於源極摻雜區254上之絕緣層260。
此外，上述工作閘極294橫跨在第一型井區Z1上與第二型井區Z2上，且位於鰭狀結構220之第二部224上。上述第一偽閘極292配置於淺溝槽隔離結構230上，且配置於第一型井區Z1上。上述第二偽閘極296位於第一型井區Z1上，上述第二偽閘極298位於第二型井區Z2上。此外，上述第一偽閘極292位於汲極摻雜層252與工作閘極294之間。上述工作閘極294位於第一偽閘極292與源極摻雜層254之間。上述源極摻雜層254位於第二偽閘極298與工作閘極294之間，汲極摻雜層252位於第一偽閘極292與第二偽閘極296之間。
此外，上述之第一偽閘極292具有相互連接之垂直延伸部P1與水平延伸部P2，其中水平延伸部P2配置於鰭狀結構220之第一部222上與第二部224上，垂直延伸部P1配置於溝槽ST中且位於淺溝槽隔離結構 230上。上述工作閘極294與複數個第二偽閘極296、298僅分別包括一水平延伸部P3。此外，上述第一偽閘極292的結構包括閘極氧化層2422、金屬閘極材料層282與圍繞於金屬閘極材料層282周圍之高介電材料層272。上述閘極氧化層2422配置於鰭狀結構220上。並且，上述工作閘極294與複數個第二偽閘極296、298的結構分別包括閘極氧化層241、金屬閘極材料層284與圍繞於金屬閘極材料層284周圍之高介電材料層274。其中上述閘極氧化層241配置在鰭狀結構220上。此外，上述金屬閘極材料層282、284的材料例如選自鋁或鎢其中之一。上述高介電材料層的材料例如是二氧化鉿(HfO2)。
值得一提的是，若本發明之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件200為N型高壓鰭式場效電晶體，則上述第一型井區Z1為N型井區，第二型井區Z2為P型井區，第一型摻雜層256、258、汲極摻雜層252與源極摻雜層254為N型摻雜層，且上述汲極摻雜層252、源極摻雜層254與第一型摻雜層256、258分別為矽化磷磊晶層。此外，若本發明之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件200為P型高壓鰭式場效電晶體，則上述第一型井區Z1為P型井區，第二型井區Z2為N型井區，第一型摻雜層256、258、汲極摻雜層252與源極摻雜層254為P型摻雜層，且上述汲極摻雜層252、源極摻雜層254與第一型摻雜層254、258分別為矽化鍺磊晶層。
額外一提的是，本發明之具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件，由於額外設置一個淺溝槽隔離結構於配置在汲極摻雜層與工作閘極之間且鄰近汲極摻雜層之第一偽閘極下方，除了可增加汲極摻雜層與源極摻雜層之間的距離，還能藉由淺溝槽隔離結構來提升汲極摻雜層所能承受的電壓。因此上述第一偽閘極292與工作閘極294之間例如可以配置有零個、一個或數個第二偽閘極。若第一偽閘極292與工作閘極294之間配置有一個第二偽閘極，則第一偽閘極292、第二偽閘極 296與工作閘極294彼此之間分別間隔有絕緣層260。若無配置第二偽閘極在第一偽閘極292與工作閘極294之間，則第一偽閘極292與工作閘極294之間間隔有絕緣層260。於圖2中係以第一偽閘極292與工作閘極294之間無配置第二偽閘極為解說範例，但本發明不以此為限。值得注意的是，若第一偽閘極292與工作閘極294之間配置越多個第二偽閘極，則汲極摻雜層252與源極摻雜層254之間的距離越大，亦能相對增加汲極摻雜層252所能承受的電壓。
綜上所述，本發明係提供一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法。本發明係藉由額外設置一個淺溝槽隔離結構於配置在汲極摻雜層與工作閘極之間且鄰近汲極摻雜層之第一偽閘極下方，除了可增加汲極摻雜層與源極摻雜層之間的距離，還能藉由淺溝槽隔離結構來提升汲極摻雜層所能承受的電壓。並且，由於本發明之第一偽閘極、工作閘極、汲極摻雜層與源極摻雜層皆設置在同一個高壓鰭式場效電晶體元件中，因此可以避免元件密度下降的問題。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
210‧‧‧基板
220‧‧‧鰭狀結構
222‧‧‧第一部
224‧‧‧第二部
230‧‧‧淺溝槽隔離結構
241、2422‧‧‧閘極氧化層
252‧‧‧汲極摻雜層
254‧‧‧源極摻雜層
256、258‧‧‧第一型摻雜層
260‧‧‧絕緣層
272、274‧‧‧高介電材料層
282、284‧‧‧金屬閘極材料層
292‧‧‧第一偽閘極
294‧‧‧工作閘極
296、298‧‧‧第二偽閘極
Z1‧‧‧第一型井區
Z2‧‧‧第二型井區
ST‧‧‧溝槽
P1‧‧‧垂直延伸部
P2、P3‧‧‧水平延伸部

Claims (19)

  1. 一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件，包括：至少一鰭狀結構，具有相互鄰接之一第一型井區與一第二型井區，且該鰭狀結構還包括一第一部與一第二部，其中該第一部與該第二部之間間隔有一溝槽，該溝槽位於該第一型井區中，且位於該第一型井區中之該第一部上配置有一汲極摻雜層，位於該第二型井區中之該第二部上配置有一源極摻雜層；一工作閘極，配置在該鰭狀結構之該第一型井區上與該第二型井區上；一淺溝槽隔離結構，配置於該溝槽中；一第一偽閘極，配置在該淺溝槽隔離結構上；以及複數個不連續之第一型摻雜層，配置在該鰭狀結構上，其中該汲極摻雜層與該源極摻雜層之間間隔有至少一該第一型摻雜層，且位於該汲極摻雜層與該源極摻雜層之間的該第一型摻雜層位於該第一型井區上。
  2. 如申請專利範圍第1項所述之高壓鰭式場效電晶體元件，其中該第一型井區為一N型井區，該第二型井區為一P型井區，該第一型摻雜層、該汲極摻雜層與該源極摻雜層為一N型摻雜層。
  3. 如申請專利範圍第2項所述之高壓鰭式場效電晶體元件，其中該汲極摻雜層、該源極摻雜層與該些第一型摻雜層分別為一矽化磷磊晶層。
  4. 如申請專利範圍第1項所述之高壓鰭式場效電晶體元件，其中該第一型井區為一P型井區，該第二型井區為一N型井區，該第一型摻雜層、該汲 極摻雜層與該源極摻雜層為一P型摻雜層。
  5. 如申請專利範圍第4項所述之高壓鰭式場效電晶體元件，其中該汲極摻雜層、該源極摻雜層與該些第一型摻雜層分別為一矽化鍺磊晶層。
  6. 如申請專利範圍第1項所述之高壓鰭式場效電晶體元件，其中該第一偽閘極與該工作閘極分別包括一金屬閘極材料層與圍繞於該金屬閘極材料層周圍之一高介電材料層。
  7. 如申請專利範圍第6項所述之高壓鰭式場效電晶體元件，其中該金屬閘極材料層選自鋁或鎢其中之一，該高介電材料層的材料為二氧化鉿。
  8. 如申請專利範圍第1項所述之高壓鰭式場效電晶體元件，還包括複數個第二偽閘極，配置於該鰭狀結構上，該工作閘極與該些第二偽閘極僅包括一水平延伸部，且該第二偽閘極包括一金屬閘極材料層與圍繞於該金屬閘極材料層周圍之一高介電材料層，其中該源極摻雜層位於該第二偽閘極與該工作閘極之間，及/或該第二偽閘極位於該工作閘極與該第一偽閘極之間，及/或該汲極摻雜層位於該第一偽閘極與該第二偽閘極之間。
  9. 如申請專利範圍第1項所述之高壓鰭式場效電晶體元件，其中該第一偽閘極具有相互連接之一垂直延伸部與一水平延伸部，該水平延伸部配置於該鰭狀結構之該第一部與該第二部上，該垂直延伸部配置於該溝槽中且位於該淺溝槽隔離結構上，並且，該第一偽閘極位於該汲極摻雜層與該工作閘極之間，該工作閘極位於該第一偽閘極與該源極摻雜層之間。
  10. 一種具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件 的製造方法，包括：提供一基板，該基板具有至少一鰭狀結構，且該鰭狀結構具有相互鄰接之一第一型井區與一第二型井區；形成一溝槽於該鰭狀結構中，該溝槽將該鰭狀結構分隔成一第一部與一第二部，其中該溝槽位於該第一型井區中；形成一淺溝槽隔離結構於該溝槽中；形成一第一多晶矽閘極堆疊結構與一第二多晶矽閘極堆疊結構於該鰭狀結構上並暴露出部分該鰭狀結構；形成複數個不連續之開口於暴露出之該鰭狀結構中，並成長一磊晶材料層於該些開口中；對填滿於該些開口中之該磊晶材料層進行一摻雜製程，以形成一汲極摻雜層於位於該第一型井區之該第一部上，且形成一源極摻雜層於位於該第二型井區之該第二部上；以及進行一替換性金屬閘極製程，以便於將該第一多晶矽閘極堆疊結構與該第二多晶矽閘極堆疊結構分別替換成一第一金屬閘極堆疊結構與一第二金屬閘極堆疊結構，其中該第一金屬閘極堆疊結構位於該第一型井區上，且位於該汲極摻雜層與該第二金屬閘極堆疊結構之間，該第二金屬閘極堆疊結構位於該第一型井區上且位於該第二型井區上，並位於該源極摻雜層與該第一金屬閘極堆疊結構之間。
  11. 如申請專利範圍第10項所述之高壓鰭式場效電晶體元件的製造方法，其中該第一多晶矽閘極堆疊結構與該第二多晶矽閘極堆疊結構分別包括一閘極氧化層與一多晶矽閘極層，且其中該替換性金屬閘極製程包括：移除該第一多晶矽閘極堆疊結構與該第二多晶矽閘極堆疊結構中之該多晶矽閘極層，以形成一凹槽；形成一高介電材料層於該凹槽周圍；以及 形成一金屬閘極材料層於該凹槽中之該高介電材料層上。
  12. 如申請專利範圍第11項所述之高壓鰭式場效電晶體元件的製造方法，其中該金屬閘極材料層選自鋁或鎢其中之一，該高介電材料層的材料為二氧化鉿。
  13. 如申請專利範圍第10項所述之高壓鰭式場效電晶體元件的製造方法，其中於形成該第一多晶矽閘極堆疊結構與該第二多晶矽閘極堆疊結構的過程中，還包括形成複數個第三多晶矽閘極堆疊結構於該鰭狀結構上，其中該些第三多晶矽閘極堆疊結構分別包括一閘極氧化層與一多晶矽閘極層，且於進行該替換性金屬閘極製程的過程中，還包括將該第三多晶矽閘極堆疊結構中之該多晶矽閘極層替換成一金屬閘極材料層與包覆於該金屬閘極材料層周圍之一高介電材料層，以便於將該第三多晶矽閘極堆疊結構替換成一第三金屬閘極堆疊結構。
  14. 如申請專利範圍第13項所述之高壓鰭式場效電晶體元件的製造方法，其中該源極摻雜層位於該第三金屬閘極堆疊結構與該第二金屬閘極堆疊結構之間，且該汲極摻雜層位於該第一金屬閘極堆疊結構與另一該第三金屬閘極堆疊結構之間。
  15. 如申請專利範圍第10項所述之高壓鰭式場效電晶體元件的製造方法，其中在對該磊晶材料層進行該摻雜製程的步驟中，除了形成該汲極摻雜層與該源極摻雜層之外，還包括形成複數個不連續之第一型摻雜層，其中該汲極摻雜層與該源極摻雜層之間包括至少一該第一型摻雜層，且位於該汲極摻雜層與該源極摻雜層之間的該第一型摻雜層配置於該第一型井區之該第二部上。
  16. 如申請專利範圍第15項所述之高壓鰭式場效電晶體元件的製造方法，其中該第一型井區為一N型井區，該第二型井區為一P型井區，該第一型摻雜層、該汲極摻雜層與該源極摻雜層為一N型摻雜層。
  17. 如申請專利範圍第16項所述之高壓鰭式場效電晶體元件的製造方法，其中該磊晶材料層為一矽化磷磊晶層。
  18. 如申請專利範圍第15項所述之高壓鰭式場效電晶體元件的製造方法，其中該第一型井區為一P型井區，該第二型井區為一N型井區，該第一型摻雜層、該汲極摻雜層與該源極摻雜層為一P型摻雜層。
  19. 如申請專利範圍第18項所述之高壓鰭式場效電晶體元件的製造方法，其中該磊晶材料層為一矽化鍺磊晶層。
TW103139824A 2014-11-17 2014-11-17 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法 TWI610435B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103139824A TWI610435B (zh) 2014-11-17 2014-11-17 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法
US14/583,771 US9640663B2 (en) 2014-11-17 2014-12-29 High-voltage FinFET device having LDMOS structure and method for manufacturing the same
US15/452,734 US10103248B2 (en) 2014-11-17 2017-03-08 Method for manufacturing a high-voltage FinFET device having LDMOS structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103139824A TWI610435B (zh) 2014-11-17 2014-11-17 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法

Publications (2)

Publication Number Publication Date
TW201620131A TW201620131A (zh) 2016-06-01
TWI610435B true TWI610435B (zh) 2018-01-01

Family

ID=55962438

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103139824A TWI610435B (zh) 2014-11-17 2014-11-17 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法

Country Status (2)

Country Link
US (2) US9640663B2 (zh)
TW (1) TWI610435B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9690627B2 (en) 2015-09-01 2017-06-27 International Business Machines Corporation Redeployable resource forecasting
US9768166B1 (en) 2016-09-26 2017-09-19 International Business Machines Corporation Integrated LDMOS and VFET transistors
US9786760B1 (en) 2016-09-29 2017-10-10 International Business Machines Corporation Air gap and air spacer pinch off
CN109273440B (zh) 2017-07-18 2021-06-22 联华电子股份有限公司 具伸张应力鳍状结构的制作方法与互补式鳍状晶体管结构
CN109300971B (zh) * 2017-07-24 2022-06-21 联华电子股份有限公司 半导体结构及其制造方法
US10573744B1 (en) 2017-10-03 2020-02-25 Maxim Integrated Products, Inc. Self-aligned, dual-gate LDMOS transistors and associated methods
KR102410935B1 (ko) * 2017-12-18 2022-06-21 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102449608B1 (ko) 2017-12-21 2022-10-04 삼성전자주식회사 반도체 소자의 제조 방법
TWI772588B (zh) 2019-01-03 2022-08-01 聯華電子股份有限公司 半導體元件及其製作方法
EP3731281B1 (en) * 2019-04-24 2025-02-19 Nxp B.V. Lateral semiconductor device having raised source and drain, and method of manufacture thererof
US20200411665A1 (en) * 2019-06-27 2020-12-31 Intel Corporation Self-aligned gate endcap (sage) architecture having vertical transistor with sage gate structure
CN112447717B (zh) * 2019-08-27 2024-10-18 长鑫存储技术有限公司 半导体器件及其制造方法
KR20230059862A (ko) 2021-10-25 2023-05-04 삼성전자주식회사 반도체 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200527645A (en) * 2004-02-13 2005-08-16 Vanguard Int Semiconduct Corp High voltage ESD protection device having gap structure
TW201312661A (zh) * 2011-09-14 2013-03-16 Broadcom Corp 半鰭式fet半導體裝置及其製造方法
TW201327647A (zh) * 2011-12-16 2013-07-01 Taiwan Semiconductor Mfg 半導體元件及其製作方法、以及半導體結構
US20130181285A1 (en) * 2012-01-17 2013-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral DMOS Device with Dummy Gate
TW201338053A (zh) * 2012-03-09 2013-09-16 Taiwan Semiconductor Mfg 半導體結構與其製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368785B2 (en) * 2005-05-25 2008-05-06 United Microelectronics Corp. MOS transistor device structure combining Si-trench and field plate structures for high voltage device
US7372104B2 (en) 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
JP4601603B2 (ja) * 2006-12-27 2010-12-22 ルネサスエレクトロニクス株式会社 パワーｍｉｓｆｅｔ、半導体装置およびｄｃ／ｄｃコンバータ
US9324866B2 (en) 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US8623732B2 (en) * 2010-06-17 2014-01-07 Freescale Semiconductor, Inc. Methods of making laterally double diffused metal oxide semiconductor transistors having a reduced surface field structure
TWI455316B (zh) * 2011-01-28 2014-10-01 Richtek Technology Corp 高壓多閘極元件及其製造方法
US8748271B2 (en) * 2011-03-11 2014-06-10 Globalfoundries Singapore Pte. Ltd. LDMOS with improved breakdown voltage
CN103137488B (zh) * 2011-12-01 2015-09-30 中国科学院微电子研究所 半导体器件及其制造方法
US8735994B2 (en) * 2012-03-27 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical-free dummy gate
US8836067B2 (en) * 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
US9418993B2 (en) * 2013-08-05 2016-08-16 Globalfoundries Inc. Device and method for a LDMOS design for a FinFET integrated circuit
US9397157B2 (en) * 2014-08-20 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device structure including a fin-embedded isolation region and methods thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200527645A (en) * 2004-02-13 2005-08-16 Vanguard Int Semiconduct Corp High voltage ESD protection device having gap structure
TW201312661A (zh) * 2011-09-14 2013-03-16 Broadcom Corp 半鰭式fet半導體裝置及其製造方法
TW201327647A (zh) * 2011-12-16 2013-07-01 Taiwan Semiconductor Mfg 半導體元件及其製作方法、以及半導體結構
US20130181285A1 (en) * 2012-01-17 2013-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral DMOS Device with Dummy Gate
TW201338053A (zh) * 2012-03-09 2013-09-16 Taiwan Semiconductor Mfg 半導體結構與其製造方法

Also Published As

Publication number Publication date
US20160141420A1 (en) 2016-05-19
US10103248B2 (en) 2018-10-16
TW201620131A (zh) 2016-06-01
US9640663B2 (en) 2017-05-02
US20170207322A1 (en) 2017-07-20

Similar Documents

Publication Publication Date Title
TWI610435B (zh) 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法
US10868186B2 (en) FinFETs with source/drain cladding
US9362286B2 (en) Fin field effect transistor and method for forming the same
CN103456791B (zh) 沟槽功率mosfet
CN105990374B (zh) 集成电路和用于制造晶体管的方法
TWI570917B (zh) 溝槽式功率金氧半場效電晶體與其製造方法
TW201330250A (zh) 半導體裝置及其製造方法
US10014406B2 (en) Semiconductor device and method of forming the same
TW201338053A (zh) 半導體結構與其製造方法
CN105244353B (zh) 包括带电荷穿通阻止层以降低穿通的cmos器件及其制造方法
US20140048879A1 (en) Ldmos device with step-like drift region and fabrication method thereof
TWI503983B (zh) 半導體裝置及其製造方法
US10411118B2 (en) Semiconductor structures and fabrication methods thereof
TWI487112B (zh) 半導體裝置及其製造方法
JP2014053435A (ja) 半導体装置
CN101916783A (zh) 一种凹陷沟道的横向和纵向扩散型场效应晶体管及其制造方法
CN106409888A (zh) 沟槽式功率晶体管结构及其制造方法
TWM480763U (zh) 溝槽式功率金氧半場效電晶體
TWI435449B (zh) 溝槽式功率半導體元件及其製造方法
TWI435447B (zh) 功率金氧半導體場效電晶體及其製造方法
CN105304718B (zh) 包括带电荷掺杂剂源层的半导体器件及其制造方法
CN112234094B (zh) 金属氧化物半导体器件及其制造方法
CN104934471A (zh) 沟槽式功率金氧半场效晶体管与其制造方法
JP2010010382A (ja) 半導体装置およびその製造方法
TW201324776A (zh) 鰭式場效電晶體