CN112447717B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明涉及半导体技术领域，提出一种半导体器件和半导体器件制造方法，该半导体器件可以包括衬底、金属栅极、多晶硅栅极和绝缘层；衬底上设置有栅极沟槽；金属栅极填充于栅极沟槽，且所述金属栅极的高度小于所述栅极沟槽的深度，金属栅极靠近栅极沟槽开口方向的一侧具有凸起；多晶硅栅极填充于栅极沟槽，多晶硅栅极设于凸起与栅极沟槽的内壁之间，且所述多晶硅栅极不凸出于栅极沟槽；绝缘层设于多晶硅栅极远离金属栅极的一侧，且与金属栅极和多晶硅栅极将栅极沟槽完全填充。在栅极具有较低电阻的同时，减小了栅极与源极、漏极重叠区域的漏电流，以提高半导体器件的性能。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件和半导体器件制造方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。

现有的动态随机存取存储器的字线多采用金属材料形成,即存储晶体管栅极多为金属栅极，相对于多晶硅栅极，金属栅极具备低电阻特性，且对于通道开关控制能力较好，但是，当通道处于关闭状态时,金属栅极会造成栅极与源极、漏极重叠区域的漏电流(如栅诱导漏极泄漏电流，GIDL,Gate Induced Drain Leakage)较大，这会导致存储电容的电荷泄露，甚至造成DRAM的数据存取错误等问题。

因此，有必要设计一种新的半导体器件和半导体器件的制造方法。

所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于克服上述现有技术半导体器件当通道处于关闭状态时,金属栅极会造成栅极与源极、漏极重叠区域的漏电流，会影响存储单元的效能及可靠度，甚至造成DRAM的数据存取错误等问题的不足，提供一种，能够兼容金属栅极和多晶硅栅极的优点，在保证栅极具有低电阻值的情况下，还能够降低栅极与源极、漏极重叠区域的漏电流，以提高器件效能及可靠度的半导体器件和半导体器件制造方法。

本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。

根据本发明的一个方面，一种半导体器件，包括：

衬底，所述衬底上设置有栅极沟槽；

金属栅极，填充于所述栅极沟槽内，且所述金属栅极的高度小于所述栅极沟槽的深度，所述金属栅极靠近所述栅极沟槽开口方向的一侧具有凸起；

多晶硅栅极，填充于所述栅极沟槽内，所述多晶硅栅极设于所述凸起与所述栅极沟槽的内壁之间，且所述多晶硅栅极不凸出于所述栅极沟槽；

绝缘层，设于所述多晶硅栅极远离所述金属栅极的一侧，且与所述金属栅极和多晶硅栅极将所述栅极沟槽完全填充。

在本公开的一种示例性实施例中，所述半导体器件还包括：

栅介质层，设于所述栅极沟槽的内壁，所述金属栅极、多晶硅栅极以及绝缘层与所述栅介质层接触。

在本公开的一种示例性实施例中，设置于凸起两侧的多晶硅栅极的宽度是所述凸起所在位置的栅极沟槽宽度的1/2～1/4。

在本公开的一种示例性实施例中，所述多晶硅栅极完全包覆所述凸起。

在本公开的一种示例性实施例中，所述多晶硅栅极设置于所述凸起与所述栅极沟槽内壁之间，所述凸起贯穿所述多晶硅栅极且不凸出于所述多晶硅栅极。

根据本公开的一个方面，提供一种半导体器件的制造方法，包括：

提供一衬底，在所述衬底上形成栅极沟槽；

在所述栅极沟槽内形成高度小于所述栅极沟槽的深度的金属栅极，所述金属栅极靠近所述栅极沟槽开口方向的一侧具有凸起；

在所述凸起与所述栅极沟槽的内壁之间形成多晶硅栅极，所述多晶硅栅极不凸出于所述栅极沟槽；

在所述多晶硅栅极远离所述金属栅极的一侧形成绝缘层，所述绝缘层与所述金属栅极和多晶硅栅极将所述栅极沟槽完全填充。

在本公开的一种示例性实施例中，在衬底上形成栅极沟槽包括：

在衬底的一侧完成掺杂，将衬底分为掺杂区与非掺杂区；

沿所述掺杂区向非掺杂区的方向形成多个所述栅极沟槽，所述栅极沟槽的开口方向朝向所述掺杂区。

在本公开的一种示例性实施例中，在所述栅极沟槽内形成高度小于所述栅极沟槽的深度的金属栅极，所述金属栅极靠近所述栅极沟槽开口方向的一侧具有凸起，包括：

在所述栅极沟槽中填充金属栅极，所述金属栅极的高度小于所述栅极沟槽的深度的金属栅极，且所述金属栅极靠近所述栅极沟槽开口方向的一侧为平面；

通过干法蚀刻或湿法蚀刻在所述金属栅极靠近所述栅极沟槽开口方向的一侧形成凸起。

在本公开的一种示例性实施例中，通过干法蚀刻或湿法蚀刻在所述金属栅极靠近所述栅极沟槽开口方向的一侧形成凸起，包括：

在所述金属栅极靠近所述栅极沟槽开口方向的一侧沉积牺牲层，所述牺牲层为环状结构，且所述牺牲层的外周面完全贴合于所述栅极沟槽的内壁；

在所述牺牲层的内周面构成的内部空间沉积多晶硅阻挡层；

去除所述牺牲层，以所述多晶硅阻挡层为隔离层在所述金属栅极上蚀刻形成凸起；

去除所述多晶硅阻挡层。

在本公开的一种示例性实施例中，在栅极沟槽内形成不凸出于所述栅极沟槽的金属栅极之前还包括：

在所述栅极沟槽内表面形成栅介质层。

在本公开的一种示例性实施例中，在所述凸起与所述栅极沟槽的内壁之间形成多晶硅栅极，所述多晶硅栅极不凸出于所述栅极沟槽，包括：

在所述凸起与所述栅极沟槽内壁之间形成多晶硅栅极，且多晶硅栅极完全覆盖所述凸起。

在本公开的一种示例性实施例中，在所述凸起与所述栅极沟槽的内壁之间形成多晶硅栅极，所述多晶硅栅极不凸出于所述栅极沟槽，包括：

在所述凸起与所述栅极沟槽内壁之间形成多晶硅栅极，所述凸起贯穿所述多晶硅栅极且不凸出于所述多晶硅栅极。

由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：

本发明半导体器件，在衬底上设置有栅极沟槽，首先在栅极沟槽内填充金属栅极，金属栅极不凸出于栅极沟槽，且在金属栅极靠近所述栅极沟槽开口方向的一侧具有凸起，然后在凸起与栅极沟槽的内壁之间填充有多晶硅栅极，在多晶硅栅极远离金属栅极的一侧设置有绝缘层，绝缘层与金属栅极、多晶硅栅极将栅极沟槽完全填充；相较于现有技术，首先，本发明首先通过在金属栅极上形成多晶硅栅极，改善了复合栅极(金属栅极和多晶硅栅极)与源极、漏极重叠区域的电场分布，能够兼容金属栅极和多晶硅栅极的优点，在保证栅极具有低电阻值的情况下，还能够减小栅极与源极、漏极重叠区域的栅诱导漏极泄漏电流。其次，本发明中在金属栅极靠近所述栅极沟槽开口方向的一侧具有凸起，然后在凸起与栅极沟槽的内壁之间填充有多晶硅栅极，金属栅极的电阻小于对多晶硅电阻，设置有凸起，并在凸起周围设置多晶硅栅极，一方面，能够保证晶体管栅极的金属栅极的含量足够多，即晶体管栅极具有较低电阻，另一方面减小了晶体管栅极与源极、漏极重叠区域的栅诱导漏极泄漏电流，再一方面，也能够减小金属栅极的寄生电阻和寄生电容，以提高半导体器件的性能。

附图说明

通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。

图1是相关技术中半导体器件的结构示意图；

图2是本发明一种示例实施方式中的半导体器件的结构示意图；

图3是本发明半导体制造方法的流程图；

图4本发明半导体制作方法中形成金属栅极的结构示意图；

图5是本发明在金属栅极上形成牺牲层以及多晶硅的结构示意图；

图6是本发明刻蚀去掉牺牲层的结构示意图；

图7是本发明在金属栅极上形成凸起后的结构示意图；

图8是本发明在金属栅极上形成多晶硅栅极的结构示意图；

图9是本发明另一种示例实施方式的半导体器件的结构示意图。

图中主要元件附图标记说明如下：

1、衬底；11、源极；12、漏极；2、金属栅极；21、凸起；

3、多晶硅栅极；4、绝缘层；5、栅介质层；6、多晶硅阻挡层；

7、牺牲层；8、栅极沟槽；A、重叠区域。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

相关技术中，动态随机存取存储器(DRAM)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式。为提高动态随机存取存储器(DRAM)的集成度并加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，动态随机存取存储器(DRAM)中的晶体管通道区长度的设计有持续缩短的趋势，但如此一来晶体管会产生严重的短通道效应(short channeleffect)以及导通电流(on current)下降等问题。已知的一种解决方法是将动态随机存取存储器(DRAM)中的水平方向的晶体管结构改为垂直方向的掩埋沟道阵列晶体管(BuriedChannel Array Transistor，BCAT)的结构，这种具有掩埋沟道阵列晶体管(BCAT)的动态随机存取存储器(DRAM)的结构。

参照图1所示，相关技术中的半导体器件包括半导体衬底1、金属栅极2和覆盖于金属栅极2之上的绝缘层4，绝缘层4设置在衬底1的栅极沟槽8内，并通过栅介质层5与半导体衬底1绝缘隔离，栅极两侧的半导体衬底1中分别形成源极11和漏极12，但是当通道处于关闭状态时,金属栅极2会造成栅极与源极11、漏极12的重叠区域A的漏电流(如栅诱导漏极泄漏电流，GIDL,Gate Induced Drain Leakage)较大，这会导致存储电容的电荷泄露，甚至造成DRAM的数据存取错误等问题。

基于上述缺点，本发明首先提供一种半导体器件，参照图2所示，该半导体器件可以包括衬底1、金属栅极2、多晶硅栅极3、绝缘层4、源极11和漏极12；衬底1上设置有栅极沟槽8；金属栅极2填充于栅极沟槽8，且所述金属栅极2的高度小于所述栅极沟槽8的深度，金属栅极2靠近栅极沟槽8开口方向的一侧具有凸起21；多晶硅栅极3填充于栅极沟槽8，多晶硅栅极3设于金属栅极凸起21与栅极沟槽8的内壁之间，且多晶硅栅极不凸出于栅极沟槽8；绝缘层4设于多晶硅栅极3远离金属栅极2的一侧，且与金属栅极2和多晶硅栅极3将栅极沟槽8完全填充。

相较于现有技术，首先，本发明首先通过在金属栅极2上形成多晶硅栅极3，改善了复合栅极(金属栅极2和多晶硅栅极3)与源极11、漏极12重叠区域A的电场分布，能够兼容金属栅极2和多晶硅栅极3的优点，在保证晶体管栅极具有低电阻值的情况下，还能够减小栅极与源极11、漏极12的重叠区域A的栅诱导漏极泄漏电流。其次，本发明中在金属栅极2靠近所述栅极沟槽8开口方向的一侧具有凸起21，然后在凸起21与栅极沟槽8的内壁之间填充有多晶硅栅极3，金属栅极2的电阻小于对多晶硅栅极3的电阻，设置有凸起21，并在凸起21周围设置多晶硅栅极3，一方面，能够保证晶体管栅极的金属栅极2的含量足够多，即晶体管栅极具有较低电阻；另一方面，减小了晶体管栅极与源极11、漏极12的重叠区域A的栅诱导漏极泄漏电流，再一方面，也能够减小金属栅极2的寄生电阻和寄生电容，以提高半导体器件的性能。

衬底1可以是长方体结构，衬底1可以是绝缘体上硅(silicon-on-insulator，SOI)，也可以是体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等，只要能够承载半导体集成电路组成元件的底材即可，在本示例实施方式中不做具体限定。

衬底1可以包括掺杂区和非掺杂区，掺杂区的厚度小于非掺杂区的厚度，掺杂区可以是N+掺杂，在沿掺杂区向非掺杂区的方向上设置有多个栅极沟槽8，栅极沟槽8的数量可以是两个也可以三个、四个或者更多个。栅极沟槽8的形状可以是圆角U形、直角U形或上宽下窄的梯形，栅极沟槽8贯穿掺杂区，由于掩埋沟道阵列晶体管(BCAT)的电学特性可以根据从半导体衬底1的上表面到其埋入式栅极的底表面的深度而改变，因此，调整栅极沟槽8的深度，可以达到要求的掩埋沟道阵列晶体管(BCAT)的电学特性，从而提高最终形成的半导体器件的电学性能和可靠性。

在本示例实施方式中，栅极沟槽8的数量为两个，两个栅极沟槽8并排设置，同时在衬底1掺杂区形成源极11和漏极12。

在衬底1的栅极沟槽8内可以设置有栅介质层5，栅介质层5设置于栅极沟槽8的内表面，栅介质层5的材质可以是二氧化硅，也可以是高K介质(介电常数K大于7)的其他材料，例如，Ta2O5、TiO2、TiN、Al2O3、Pr2O3、La2O3、LaAlO3、HfO2、ZrO2或其它组分的金属氧化物等，在此不做具体限定。

在栅介质层5表面还可以形成有一层金属阻挡层，可以防止金属栅极2的离子扩散，污染栅介质层5，提高器件性能。

金属栅极2设置于栅极沟槽8内，金属栅极2的高度小于所述栅极沟槽8的深度，在金属栅极2靠近栅极沟槽8开口方向的位置具有一个凸起21，凸起21的形状可以是长方体形状，凸起21不与栅极沟槽8的内壁接触，金属栅极2的其他部位与设于栅极沟槽8内表面的栅介质层5接触。金属栅极2的材料可以是金属铝、金属钛、金属钨等。

多晶硅栅极3设置在金属栅极2的凸起21与栅极沟槽8内壁之间，在一种示例实施方式中，参照图2所示，凸起21贯穿上述多晶硅栅极3但不凸出于多晶硅栅极3，即多晶硅栅极3的顶表面低于衬底1的上表面，所述衬底1的上边面为掺杂区远离非掺杂区一侧的表面，也就是说，金属栅极2以及多晶硅栅极3没有将栅极沟槽8填充完全，且在平行于栅极沟槽8的开口方向上，多晶硅栅极3的上表面与凸起21的上表面位于同一平面，在能够保证晶体管栅极(包括金属栅极2和多晶硅栅极3)较小的电阻的同时，能够有效的减小晶体管栅极与源极11、漏极12重叠区域A的栅诱导漏极泄漏电流。

在另一种示例实施方式中，参照图9所示，多晶硅栅极3完全覆盖金属栅极2的凸起21，在这一实施例中，晶体管栅极(包括金属栅极2和多晶硅栅极3)的电阻会稍微增大，但是栅诱导漏极泄漏电流会进一步减小。

设置于凸起21两侧的多晶硅栅极3的宽度是所述凸起21所在位置的栅极沟槽8宽度的1/2～1/4，凸起21在栅极沟槽8开口方向上的高度约为金属栅极2总高度的1/4～1/3。

进一步的，本发明还提供一种半导体器件的制造方法，参照图3所示，该半导体器件的制造方法可以包括一下步骤：

步骤S110，提供一衬底1，在所述衬底1上形成栅极沟槽8。

步骤S120，在所述栅极沟槽8内形成高度小于所述栅极沟槽8的深度的金属栅极2，所述金属栅极2靠近所述栅极沟槽8开口方向的一侧具有凸起21。

步骤S130，在所述凸起21与所述栅极沟槽8的内壁之间形成多晶硅栅极3，所述多晶硅栅极3不凸出于所述栅极沟槽8。

步骤S140，在所述多晶硅栅极3远离所述金属栅极2的一侧形成绝缘层4，所述绝缘层4与所述金属栅极2和多晶硅栅极3将所述栅极沟槽8完全填充。

相较于现有技术，首先，本发明首先通过在金属栅极2上形成多晶硅栅极3，改善了晶体管栅极与源极11、漏极12的重叠区域A的电场分布，能够兼容金属栅极2和多晶硅栅极3的优点，在保证晶体管栅极具有低电阻值的情况下，还能够减小栅极与源极11、漏极12的重叠区域A的栅诱导漏极泄漏电流；其次，本发明中在金属栅极2靠近所述栅极沟槽8开口方向的一侧具有凸起21，然后在凸起21与栅极沟槽8的内壁之间填充有多晶硅栅极3，金属栅极2的电阻小于对多晶硅栅极3的电阻，设置有凸起21，并在凸起21周围设置多晶硅栅极3，一方面，能够保证在栅极的金属栅极2的含量足够，即晶体管栅极具有较低电阻的；另一方面，减小了晶体管栅极与源极11、漏极12的重叠区域A的栅诱导漏极泄漏电流，再一方面，也能够减小金属栅极2的寄生电阻和寄生电容，以提高半导体器件的性能。

下面对上述步骤进行详细描述。

在步骤S110中，提供一衬底，在所述衬底1上形成栅极沟槽8。

衬底1可以是长方体结构，衬底1可以是硅衬底、绝缘体上硅(silicon-on-insulator，SOI)，也可以是体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等，只要能够承载半导体集成电路组成员件的底材即可，在本示例实施方式中不做具体限定。

参考图4，衬底1可以包括掺杂区和非掺杂区，掺杂区的厚度小于非掺杂区的厚度，掺杂区可以是N+掺杂。在沿掺杂区向非掺杂区的方向上设置有多个栅极沟槽8，栅极沟槽8的数量可以是两个也可以三个、四个或者更多个。栅极沟槽8的形状可以是圆角U形、直角U形或上宽下窄的梯形，栅极沟槽8贯穿掺杂区，由于掩埋沟道阵列晶体管(BCAT)的电学特性可以根据从半导体衬底1的上表面到其埋入式栅极的底表面的深度而改变，因此，调整栅极沟槽8的深度，可以达到要求的掩埋沟道阵列晶体管(BCAT)的电学特性，从而提高最终形成的半导体器件的电学性能和可靠性。

在衬底1上形成栅极沟槽8之前，还包括在衬底1上形成有源区，以及STI(shallowtrench isolation，浅沟道隔离)，在有源区形成栅极沟槽8。

在本示例实施方式中，栅极沟槽8的数量为两个，两个栅极沟槽8并排设置，同时衬底1掺杂区形成源极11和漏极12。

在衬底1的栅极沟槽8内可以设置有栅介质层5，栅介质层5设置于栅极沟槽8的内表面，栅介质层5的材质可以是二氧化硅，也可以是高K介质(介电常数K大于7)的其他材料，例如，Ta2O5、TiO2、TiN、Al2O3、Pr2O3、La2O3、LaAlO3、HfO2、ZrO2或其它组分的金属氧化物等，在此不做具体限定。

在栅介质层5表面还可以形成有一层金属阻挡层，可以防止金属栅极2的离子扩散，污染栅介质层5，提高器件性能。

在步骤S120中，在所述栅极沟槽8内形成高度小于所述栅极沟槽8的深度的金属栅极2，所述金属栅极2靠近所述栅极沟槽8开口方向的一侧具有凸起21。

首先，参照图4所示，在栅极沟槽8中填充金属栅极2，金属栅极2的高度小于所述栅极沟槽8的深度，且金属栅极2靠近栅极沟槽8开口方向的一侧为平面。

然后，参照图5所示，在金属栅极2靠近栅极沟槽8开口方向的一侧沉积牺牲层7，牺牲层7为环状结构，且牺牲层7的外周面完全贴合于栅极沟槽8的内壁，在牺牲层7的内周面构成的内部空间沉积多晶硅阻挡层6。

其次，参照图6和图7所示，可以通过刻蚀去除牺牲层7，以多晶硅阻挡层6为隔离层在金属栅极2上蚀刻形成凸起21；去除多晶硅，凸起21在栅极沟槽8开口方向上的高度约为金属栅极2总高度的1/4～1/3。

金属栅极2设置于栅极沟槽8内，金属栅极2的高度小于所述栅极沟槽8的深度，在金属栅极2靠近栅极沟槽8开口方向的位置具有一个凸起21，凸起21的形状可以是长方体形状，也可以是其他棱柱结构，例如五棱柱，凸起21不与栅极沟槽8的内壁接触，金属栅极2的其他部位与设于栅极沟槽8内表面的栅介质层5接触。

在步骤S130中，在所述凸起21与所述栅极沟槽8的内壁之间形成多晶硅栅极3，所述多晶硅栅极3不凸出于所述栅极沟槽8。

多晶硅栅极3设置在金属栅极2的凸起21与栅极沟槽8内壁之间，在一种示例实施方式中，参照图2所示，凸起21贯穿上述多晶硅栅极3但不凸出于多晶硅栅极3，即多晶硅栅极3的顶表面低于衬底1的上表面，所述衬底1的上边面为掺杂区远离非掺杂区一侧的表面，也就是说，金属栅极2以及多晶硅栅极3没有将栅极沟槽8填充完全，且在平行于栅极沟槽8的开口方向上，多晶硅栅极3的上表面与凸起2的上表面位于同一平面，在能够保证晶体管栅极具有较小的电阻的同时，有效的减小栅极与源极11、漏极12的重叠区域A的栅诱导漏极泄漏电流。

在另一种示例实施方式中，参照图8所示，多晶硅栅极3完全覆盖金属栅极2的凸起21。在这一实施例中，晶体管栅极(包括金属栅极2和多晶硅栅极3)的电阻会稍微增大，但是栅诱导漏极泄漏电流会进一步减小。金属栅极2的电阻小于对多晶硅栅极3的电阻，设置有凸起21，并在凸起21周围设置多晶硅栅极3，一方面能够保证在晶体管栅极的金属栅极2的含量足够的情况下，即栅极具有较低电阻的同时，减小了栅极与源极11、漏极12的重叠区域A的栅诱导漏极泄漏电流，另一方面也能够减小金属栅极2的寄生电阻和寄生电容，以提高半导体器件的性能。

设置于凸起21两侧的多晶硅栅极3的宽度是所述凸起21所在位置的栅极沟槽8宽度的1/2～1/4，凸起21在栅极沟槽8开口方向上的高度约为金属栅极2总高度的1/4～1/3。

在步骤S140中，在所述多晶硅栅极3远离所述金属栅极2的一侧形成绝缘层4，所述绝缘层4与所述金属栅极2和多晶硅栅极3将所述栅极沟槽8完全填充。

参照图9所示，在多晶硅栅极3远离金属栅极2的一侧形成绝缘层4，绝缘层4与金属栅极2和多晶硅栅极3将栅极沟槽8完全填充，绝缘层4的材料可以氮化硅，也可以是其他绝缘的氮化物或氧化物，在此不做具体限定。

上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“前”“后”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；。

应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (5)

1.一种半导体器件的制造方法，其特征在于，包括：

提供一衬底，在所述衬底上形成栅极沟槽；

在所述栅极沟槽内形成高度小于所述栅极沟槽的深度的金属栅极，所述金属栅极靠近所述栅极沟槽开口方向的一侧具有凸起；

在所述凸起与所述栅极沟槽的内壁之间形成多晶硅栅极，所述多晶硅栅极不凸出于所述栅极沟槽；

在所述多晶硅栅极远离所述金属栅极的一侧形成绝缘层，所述绝缘层与所述金属栅极和多晶硅栅极将所述栅极沟槽完全填充；

其中，在所述栅极沟槽内形成高度小于所述栅极沟槽的深度的金属栅极，所述金属栅极靠近所述栅极沟槽开口方向的一侧具有凸起，包括：

在所述栅极沟槽中填充金属栅极，所述金属栅极的高度小于所述栅极沟槽的深度的金属栅极，且所述金属栅极靠近所述栅极沟槽开口方向的一侧为平面；

通过干法蚀刻或湿法蚀刻在所述金属栅极靠近所述栅极沟槽开口方向的一侧形成凸起；

其中，通过干法蚀刻或湿法蚀刻在所述金属栅极靠近所述栅极沟槽开口方向的一侧形成凸起，包括：

在所述金属栅极靠近所述栅极沟槽开口方向的一侧沉积牺牲层，所述牺牲层为环状结构，且所述牺牲层的外周面完全贴合于所述栅极沟槽的内壁；

在所述牺牲层的内周面构成的内部空间沉积多晶硅阻挡层；

去除所述牺牲层，以所述多晶硅阻挡层为隔离层在所述金属栅极上蚀刻形成凸起；

去除所述多晶硅阻挡层。

2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在衬底上形成栅极沟槽包括：

在衬底的一侧完成掺杂，将衬底分为掺杂区与非掺杂区；

沿所述掺杂区向非掺杂区的方向形成多个所述栅极沟槽，所述栅极沟槽的开口方向朝向所述掺杂区。

3.根据权利要求1所述的半导体器件的制造方法，其特征在于，在栅极沟槽内形成不凸出于所述栅极沟槽的金属栅极之前还包括：

在所述栅极沟槽内表面形成栅介质层。

4.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述凸起与所述栅极沟槽的内壁之间形成多晶硅栅极，所述多晶硅栅极不凸出于所述栅极沟槽，包括：

在所述凸起与所述栅极沟槽内壁之间形成多晶硅栅极，且多晶硅栅极完全覆盖所述凸起。

5.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述凸起与所述栅极沟槽的内壁之间形成多晶硅栅极，所述多晶硅栅极不凸出于所述栅极沟槽，包括：

在所述凸起与所述栅极沟槽内壁之间形成多晶硅栅极，所述凸起贯穿所述多晶硅栅极且不凸出于所述多晶硅栅极。