[go: up one dir, main page]

KR20230059862A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20230059862A
KR20230059862A KR1020210142573A KR20210142573A KR20230059862A KR 20230059862 A KR20230059862 A KR 20230059862A KR 1020210142573 A KR1020210142573 A KR 1020210142573A KR 20210142573 A KR20210142573 A KR 20210142573A KR 20230059862 A KR20230059862 A KR 20230059862A
Authority
KR
South Korea
Prior art keywords
source
forming
impurity element
conductivity type
doping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210142573A
Other languages
English (en)
Inventor
김충선
시게노부 마에다
박명규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210142573A priority Critical patent/KR20230059862A/ko
Priority to US17/877,251 priority patent/US12218223B2/en
Publication of KR20230059862A publication Critical patent/KR20230059862A/ko
Pending legal-status Critical Current

Links

Images

Classifications

    • H01L29/66795—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H01L21/823418—
    • H01L21/823431—
    • H01L29/66545—
    • H01L29/785—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀을 형성하는 단계; 상기 활성 핀과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 희생 게이트 패턴을 형성하는 단계; 상기 복수의 희생 게이트 패턴 각각의 적어도 일 측에서 상기 활성 핀을 식각하여 리세스 영역들을 형성하는 단계; 상기 활성 핀의 상기 리세스 영역들 상에 소스/드레인 영역들을 형성하는 단계; 상기 복수의 희생 게이트 패턴을 제거하여 복수의 개구부를 형성하는 단계; 및 상기 복수의 개구부에서 상기 활성 핀을 덮도록 게이트 유전층 및 게이트 전극을 각각 증착하여 복수의 게이트 구조물을 형성하는 단계를 포함하고, 상기 소스/드레인 영역들은 에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여 형성되고, 상기 소스/드레인 영역들 중 적어도 하나에서, 상기 인-시츄 도핑 공정을 수행한 후, 상기 제1 도전형의 불순물 원소와 반대 도전형인 제2 도전형 불순물 원소를 이용하여 카운터 도핑(counter doping)을 수행하여 최종 캐리어 농도를 감소시킨다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서 종래의 전계 효과 트랜지스터(field effect transistor: FET)의 한계를 극복하기 위해 평면형(Planar) 트랜지스터를 대체하는 3차원 구조를 갖는 핀펫(FinFET)을 개발하게 되었다.
핀펫 소자는 숏채널 효과를 감소시킬 수 있는 구조를 갖는다. 핀펫 소자는 핀(fin) 모양을 갖는 활성 영역을 포함한다. 채널 영역이 핀 모양의 활성 영역에 형성되므로, 종래의 평면형 트랜지스터에 비하여 핀펫 소자는 상대적으로 작은 수평 영역 내에 매우 효과적인 채널 폭을 가질 수 있다. 따라서, 핀펫 소자는 종래의 유사한 크기의 평면형 트랜지스터에 비해 높은 확장성(scalability)과 성능(performance)을 가지고 있어 다양한 저전력/고성능 어플리케이션에 적용된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 구동 전압으로 고전압(High Voltage)이 인가되는 트랜지스터에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상 및 핫 캐리어 발생을 감소 또는 최소화시켜 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀을 형성하는 단계; 상기 활성 핀과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 희생 게이트 패턴을 형성하는 단계; 상기 희생 게이트 패턴의 적어도 일 측에서, 상기 활성 핀에 리세스 영역을 형성하는 단계; 상기 활성 핀의 상기 리세스 영역 상에 소스/드레인 영역을 형성하는 단계; 상기 희생 게이트 패턴을 제거하여 개구부를 형성하는 단계; 및 상기 개구부에서 상기 활성 핀을 덮도록 게이트 유전층 및 게이트 전극을 증착하여 게이트 구조물을 형성하는 단계를 포함하고, 상기 소스/드레인 영역을 형성하는 단계는, 에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여, 상기 활성 핀의 상기 리세스 영역 상에 제1 캐리어 농도를 갖는 초기 소스/드레인 영역을 형성하는 단계; 및 상기 초기 소스/드레인 영역을, 상기 제1 캐리어 농도보다 낮은 제2 캐리어 농도를 갖는 소스/드레인 영역으로 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀을 형성하는 단계; 상기 활성 핀과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 희생 게이트 패턴을 형성하는 단계; 상기 복수의 희생 게이트 패턴 각각의 적어도 일 측에서 상기 활성 핀을 식각하여 리세스 영역들을 형성하는 단계; 상기 활성 핀의 상기 리세스 영역들 상에 소스/드레인 영역들을 형성하는 단계; 상기 복수의 희생 게이트 패턴을 제거하여 복수의 개구부를 형성하는 단계; 및 상기 복수의 개구부에서 상기 활성 핀을 덮도록 게이트 유전층 및 게이트 전극을 각각 증착하여 복수의 게이트 구조물을 형성하는 단계를 포함하고, 상기 소스/드레인 영역들은 에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여 형성되고, 상기 소스/드레인 영역들 중 적어도 하나에서 상기 인-시츄 도핑 공정을 수행한 후, 상기 제1 도전형의 불순물 원소와 반대 도전형인 제2 도전형 불순물 원소를 이용하여 카운터 도핑(counter doping)을 수행하여 최종 캐리어 농도를 감소시킨다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판의 저전압 영역 상에 제1 활성 핀 및 상기 기판의 고전압 영역 상에 제2 활성 핀을 형성하는 단계; 상기 제1 활성 핀과 교차하는 제1 희생 게이트 패턴 및 상기 제2 활성 핀과 교차하는 제2 희생 게이트 패턴을 형성하는 단계; 상기 제1 희생 게이트 패턴의 양 측의 상기 제1 활성 핀을 식각하여 제1 리세스 영역들을 형성하고, 상기 제2 희생 게이트 패턴의 양 측의 상기 제2 활성 핀을 식각하여 제2 리세스 영역들을 형성하는 단계; 에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여, 상기 제1 리세스 영역들 상의 제1 소스/드레인 영역들 및 상기 제2 리세스 영역들 상의 제2 소스/드레인 영역들을 형성하는 단계; 및 상기 제2 소스/드레인 영역들 내의 캐리어 농도를 상기 제1 소스/드레인 영역들 내의 캐리어 농도보다 낮추기 위해서, 상기 고전압 영역 상의 상기 제2 소스/드레인 영역들 내에 상기 제1 도전형의 불순물 원소와 다른 제2 도전형의 불순물 원소를 주입하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 구동 전압으로 고전압(High Voltage)이 인가되는 트랜지스터에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상 및 핫 캐리어 발생을 감소 또는 최소화시켜 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제안한다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 반도체 장치를 절단선 A-A' 를 따라서 절단한 단면도이다.
도 3은 도 1의 반도체 장치를 절단선 B-B' 를 따라서 절단한 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 6b는 도 6a의 반도체 장치를 절단선 C-C' 를 따라서 절단한 단면도이다.
도 7a는 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 7b는 도 7a의 반도체 장치를 절단선 D-D' 를 따라서 절단한 단면도이다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도들이다.
도 11 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 19 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들을 포함하는 CMOS 이미지 센서를 도시하는 분해 사시도이다.
도 27은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들이 형성된 기판 구조물을 개략적으로 도시하는 도면이다.
도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타낸 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1은 예시적인 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 2 및 도 3은 도 1의 반도체 장치를 절단선 A-A', B-B' 를 따라서 절단한 단면도들이다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 기판(101), 기판(101) 상에서 제1 방향(X)으로 연장되는 활성 핀(105), 활성 핀(105)과 교차하여 제2 방향(Y)으로 연장되는 게이트 구조물(130), 및 게이트 구조물(130)의 양 측에서 활성 핀(105) 상에 배치되는 소스 영역(150)과 드레인 영역(140)을 포함할 수 있다. 반도체 장치(100)는 기판(101)에서 활성 핀(105)을 한정하는 소자 분리층(103), 소스 영역(150) 및 드레인 영역(140)과 각각 연결되는 컨택들(161, 162), 및 층간 절연층(170)을 더 포함할 수 있다.
반도체 장치(100)는 활성 핀(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 서로 교차하는 활성 핀(105)과 게이트 구조물(130)을 중심으로 배치되는 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(100)는 NMOS 트랜지스터들 및 PMOS 트랜지스터들 중 적어도 하나를 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피텍셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층(103)은 기판(101) 상에서 활성 핀(105)을 정의할 수 있다. 소자 분리층(103)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층(103)은 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자 분리층(103)은 활성 핀(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자 분리층(103)의 상면의 형상은 이에 한정되지는 않는다. 소자 분리층(103)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다.
활성 핀(105)은 기판(101) 내에서 소자 분리층(103)에 의해 정의되며, 제1 방향(X 방향)으로 연장될 수 있다. 활성 핀(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 핀(105)의 상단은 소자 분리층(103)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물(130)의 양 측에서는 기판(101) 상의 활성 핀(105)이 일부 리세스되며, 리세스된 활성 핀(105) 상에 소스 영역(150)과 드레인 영역(140)이 배치될 수 있다. 실시예들에 따라, 활성 핀(105)은 제2 방향(Y 방향)에서 서로 이격되어 복수개로 배치될 수도 있다.
게이트 구조물(130)은 활성 핀(105)과 교차하여 제2 방향(Y 방향)으로 연장될 수 있다. 게이트 구조물(130)과 교차되는 활성 핀(105)에는 트랜지스터의 채널 영역이 형성될 수 있다. 게이트 구조물(130)은 게이트(131, 132, 133) 및 게이트(131, 132, 133)의 적어도 일 측의 게이트 스페이서층들(134)을 포함할 수 있다. 게이트(131, 132, 133)는 게이트 유전층(133) 및 게이트 유전층(133) 상의 게이트 전극(131, 132)을 포함할 수 있다.
게이트 전극(131, 132)은 게이트 유전층(133)에 의해 활성 핀(105)으로부터 이격될 수 있다. 게이트 전극(131, 132)은 제1 게이트 금속층(131) 및 제1 게이트 금속층(131) 상의 제2 게이트 금속층(132)을 포함할 수 있다. 게이트 전극(131, 132)은 도전성 물질, 예를 들어, W, Ti, Ta, Mo, TiN, TaN, WN, TiON, TiAlC, TiAlN, 및 TaAlC 중 적어도 하나를 포함할 수 있다. 게이트 전극(131, 132)은 도핑된(doped) 폴리 실리콘과 같은 반도체 물질을 포함할 수도 있다.
게이트 유전층(133)은 활성 핀(105)과 게이트 전극(131, 132) 사이에 배치될 수 있다. 게이트 유전층(133)은 게이트 전극(131, 132)의 면들 중 적어도 일부를 덮도록 배치될 수 있으며, 예를 들어, 게이트 유전층(133)은 게이트 전극(131, 132)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(133)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화물보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 예시적인 실시예에서, 게이트 유전층(133)의 두께는 약 1.5 nm 이상 약 10 nm 이하의 범위일 수 있으며, 반도체 장치(100)는 두꺼운 산화막(Thick Oxide)을 갖는 트랜지스터를 포함할 수 있다.
게이트 스페이서층들(134)은 게이트 전극(131, 132)의 양 측면 상에 배치될 수 있다. 게이트 스페이서층들(134)은 상부의 폭이 하부의 폭보다 작도록 외측면이 곡면인 부분을 포함할 수 있으나, 이에 한정되지는 않는다. 게이트 스페이서층들(134)은 소스 영역(150)과 드레인 영역(140)을 게이트 전극(131, 132)과 절연시킬 수 있다. 게이트 스페이서층들(134)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(134)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 게이트 구조물(130)은 게이트(131, 132, 133) 상의 게이트 캡핑층(미도시)을 더 포함할 수 있다. 게이트 캡핑층은 게이트(131, 132, 133)를 상부로부터 일부 제거한 영역을 채워 측면들이 게이트 스페이서층들(134)에 의해 둘러싸이도록 배치되거나, 또는 게이트(131, 132, 133)와 게이트 스페이서층들(134)을 상부로부터 일부 제거한 영역을 채우도록 배치될 수 있다.
소스 영역(150)과 드레인 영역(140)은 게이트 구조물(130)과 교차하는 활성 핀(105)의 상기 채널 영역의 양 측에 배치될 수 있다. 소스 영역(150)과 드레인 영역(140)은 게이트 구조물(130)의 양 측에서, 활성 핀(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스 영역(150)과 드레인 영역(140)은 실리콘(Si) 또는 실리콘 저마늄(SiGe)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다. 소스 영역(150)과 드레인 영역(140) 각각은, 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 층들로 이루어질 수 있다.
본 발명의 예시적인 실시예에 따르면, 드레인 영역(140)은 카운터 도핑(counter doping)으로 인해 다수 캐리어의 농도가 초기보다 감소할 수 있다. 예를 들어, 초기 드레인 영역(도 14의 740a)은 제1 도전형의 불순물(impurity) 원소가 주입되어 제1 캐리어(carrier) 농도를 가졌다가, 제1 도전형과 다른 제2 도전형의 불순물 원소를 상기 초기 드레인 영역에 카운터 도핑(도 15의 CD)하여 상기 제1 캐리어 농도보다 낮은 제2 캐리어 농도를 갖는 드레인 영역(140)으로 형성될 수 있다. 제2 도전형의 불순물 원소의 도핑 농도는, 제1 도전형 불순물 원소의 도핑 농도보다 작을 수 있다. 예를 들어, 드레인 영역(140)에서, N형 불순물 원소의 도핑으로 제공되는 다수 캐리어인 전자가 카운터 도핑으로 도핑된 P형 불순물에 의해 제공되는 정공과 보상(compensation)되므로, 드레인 영역(140)에서 N형 불순물 원소에 의한 최종적인 다수 캐리어의 농도는 감소할 수 있다.
제1 도전형의 불순물 원소는 5가의 N형 불순물 원소로서, 인(P), 비소(As), 비스무스(Bi), 및 안티몬(Sb) 중 적어도 하나를 포함할 수 있고, 제2 도전형의 불순물 원소는 3가의 P형 불순물 원소로서, 붕소(B), 인듐(In), 및 갈륨(Ga) 중 적어도 하나를 포함할 수 있다. 이와 반대로, 제1 도전형의 불순물 원소가 3가의 P형 불순물 원소를 포함하고, 제2 도전형의 불순물 원소가 5가의 N형 불순물 원소를 포함할 수도 있다.
캐리어 농도는 서로 다른 두 도전형의 불순물이 도핑되었을 때, 전자(electron) 및 정공(hole)이 서로 보상되고 남은 다수의 캐리어의 농도를 가리킬 수 있다. 예를 들어, 제1 도전형의 불순물 원소가 N형 불순물 원소이고, 제2 도전형 불순물 원소가 P형 불순물 원소인 경우, 드레인 영역(140)의 다수 캐리어는 전자일 수 있다. 예를 들어, 제1 도전형의 불순물 원소가 P형 불순물 원소이고, 제2 도전형 불순물 원소가 N형 불순물 원소인 경우, 드레인 영역(140)의 다수 캐리어는 정공일 수 있다.
예시적인 실시예에서, 드레인 영역(140)에 존재하는 전체(net) 불순물의 농도는 약 1×1015 atoms/cm3 내지 약 1×1022 atoms/cm3의 범위일 수 있다.
현재 상용화된 핀펫 소자는 0.7V 내지 1V 의 낮은 동작 전압을 가진다. 반면, I/O (Input/Output) 소자와 같은 아날로그(Analog) 소자는 3.3V 와 같은 고전압으로 구동되는데, 이와 같은 고전압을 핀펫 소자에 인가하게 되면 드레인 영역에서의 고전계(High electric field) 로 인한 핫 캐리어 특성 열화, GIDL (Gate Induced Drain Leakage) 등과 같은 누설 전류의 증가를 야기시킨다.
특히, 현재 상용화된 핀펫 공정의 소스 및 드레인은 핀 리세스 후 에피택셜 성장(epitaxial growth) 공정을 통해 형성되고, 인-시추 도핑을 통해 소스 및 드레인이 영역이 높은 불순물로 도핑된다. 이렇게 형성된 고 농도 불순물을 가지는 소스 및 드레인은 저항을 낮춰 출력 전류를 증가시킬 수 있는 장점을 가지고 있지만, 드레인 영역에서의 최대 전계를 증가시켜 앞서 언급한 신뢰성 및 누설 전류 특성을 추가로 악화시킨다. 이러한 이유로, 신뢰성 측면 및 트랜지스터의 오프(off) 상태의 특성에서 핀펫 소자를 아날로그 소자와 같은 고전압 구동 소자에 적용하는데 어려움이 있었다.
GIDL(Gate Induced Drain Leakage)는 오프 상태에서의 FET에서 게이트와 드레인 영역 간의 전압 차이가 큰 경우 발생한다. 채널 길이가 감소되는 경우 채널 영역의 드레인 영역과 인접한 곳에서 캐리어에 가해지는 최대 전계는 증가하게 되고, 캐리어들이 소스 영역에서 드레인 영역으로 이동함에 따라 드레인 접합의 고 전계 영역에서 충돌이온화(Impact ionization)을 일으킬 수 있을 정도로 충분히 큰 운동에너지를 얻게 된다. 이 캐리어들의 일부는 Si-SiO2 계면의 장벽을 넘어 산화막으로 들어갈 수가 있다. 이렇게 높은 열에너지(Thermal energy)보다 큰 에너지를 가지고 있는 캐리어들은 더 이상 격자와 열적인 평형상태를 유지하지 못할 수 있으며, 이 같은 캐리어들을 핫 캐리어(Hot carrier)라고 부른다. 이와 같은 핫 캐리어와 GIDL은 최대 전계(maximum E-field)의 크기와 밀접한 연관이 있다.
종래의 핀펫 구조의 경우, 드레인 영역과 소스 영역 사이의 길이가 짧아, 소스와 드레인 사이에 걸리는 전계(E-field)의 크기가 증가할 수 있으며, 수평방향의 전계가 증가함에 따라 전자가 다른 쪽의 밴드로 넘어가는 터널링이 일어나게 되어 핫 캐리어 및 GIDL이 발생하는 문제가 있었다
GIDL은 전압차로 인한 에너지 밴드의 변형이 원인이므로, 에너지 밴드의 접합면의 농도를 낮추는 것을 통해 캐리어의 이동을 방지할 수 있다. 또한, 핫 캐리어의 경우 드레인 영역과 바디 사이에 농도가 낮은 부분을 추가하여 공핍층을 확대하는 것을 통해 방지할 수 있다.
본 발명의 예시적인 실시예에 따르면, 드레인 영역(140)에서 카운터 도핑으로 인해 다수 캐리어의 농도가 초기보다 감소될 수 있으므로, 드레인 영역(140)의 전계를 감소시킬 수 있다. 따라서, 드레인 영역(140)에서 GIDL 전류 발생 및 핫 캐리어의 발생을 감소 및 최소화시킬 수 있으므로, 반도체 장치의 전기적 특성 및 신뢰성이 향상될 수 있다. 본 발명은 상대적으로 고전압(High voltage)이 인가되는 I/O (Input/Output) 소자와 같은 아날로그(Analog) 소자를 핀펜 소자로 구현한 경우에 있어서, 트랜지스터의 GIDL 전류 발생 및 핫 캐리어의 발생을 최소화시킬 수 있다.
컨택들(161, 162)은 층간 절연층(170)을 관통하여 소스 영역(150) 및 드레인 영역(140)과 연결될 수 있다. 컨택들(161, 162)은 소스 영역(150) 및 드레인 영역(140)에 전기적인 신호를 인가할 수 있다. 컨택들(161, 162)의 각각은, 배리어층(161a, 162a)과 금속층(161b, 162b)을 포함할 수 있다. 배리어층(161a, 162a)은 금속층(161b, 162b)의 하면 및 측면들을 둘러쌀 수 있다. 배리어층(161a, 162a)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 금속층(161b, 162b)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 배리어층(161a, 162a)은 생략될 수도 있다.
컨택들(161, 162)은 드레인 영역(140)과 연결되는 제1 컨택(161) 및 소스 영역(150)과 연결되는 제2 컨택(162)을 포함할 수 있다. 제1 컨택(161)에는 약 1.2 V 내지 약 50 V 범위의 구동 전압(VDD)이 인가될 수 있다. 예시적인 실시예에서, 제1 컨택(161)에는 약 3.3 V, 또는 약 3.1 V 내지 약 3.5 V 범위의 구동 전압(VDD)이 인가될 수 있다.
층간 절연층(170)은 소스 영역(150), 드레인 영역(140), 및 게이트 구조물(130) 상에 배치될 수 있다. 층간 절연층(170)은 게이트 구조물(130)에 의해 덮이지 않는 소자 분리층(103)의 상면 상에도 배치될 수 있다. 층간 절연층(170)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다. 층간 절연층(170)은 복수의 절연층들을 포함할 수도 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 단면도이다. 도 4는 도 2에 대응하는 영역을 도시하며, 도 4에서, 앞선 도 2와 중복되는 설명은 생략하며, 설명의 편의를 위해 컨택은 생략하여 도시된다.
도 4를 참조하면, 반도체 장치(200)에서, 소스 영역(250) 및 드레인 영역(240) 모두 카운터 도핑이 수행되어 다수 캐리어의 농도가 초기보다 감소할 수 있다. 도 4에 도시된 반도체 장치(200)의 트랜지스터가 NMOS 트랜지스터인 경우, P형 불순물 원소의 카운터 도핑으로 인해, 소스 영역(250)과 드레인 영역(240) 각각의 N형 불순물 원소에 의한 최종적인 다수 캐리어인 전자의 농도는 감소할 수 있다. 반대로, 도 4에 도시된 반도체 장치(200)의 트랜지스터가 PMOS 트랜지스터인 경우, N형 불순물 원소의 카운터 도핑으로 인해, 소스 영역(250)꽈 드레인 영역(240) 각각의 P형 불순물 원소에 의한 최종적인 다수 캐리어인 정공의 농도는 감소할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 단면도이다. 도 5는 도 2에 대응하는 영역을 도시하며, 도 5 에서, 앞선 도 2와 중복되는 설명은 생략하며, 설명의 편의를 위해 컨택은 생략하여 도시된다.
도 5를 참조하면, 반도체 장치(300)에서, 소스 영역(350) 및 드레인 영역(340) 모두 카운터 도핑이 수행되어 다수 캐리어의 농도가 초기보다 감소할 수 있으며, 드레인 영역(340)의 최종적인 다수 캐리어의 농도가 소스 영역(350)의 최종적인 다수 캐리어의 농도보다 낮을 수 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 평면도이다. 도 6b는 도 6a의 반도체 장치를 절단선 C-C' 를 따라서 절단한 단면도이다.
도 6a 및 도 6b를 참조하면, 반도체 장치(400)는 기판(401), 활성 핀(405), 게이트 구조물들(431, 432, 433), 소스/드레인 영역들(441, 442, 443, 444), 컨택들(461, 462, 463, 464), 및 층간 절연층(470)을 포함할 수 있다. 반도체 장치(400)는 NMOS 트랜지스터들 및 PMOS 트랜지스터들 중 적어도 하나를 포함할 수 있다. 소스/드레인 영역들(441, 442, 443, 444) 중 어느 하나는 드레인 영역으로 제공되고, 다른 하나는 소스 영역으로 제공될 수도 있다. 예시적인 실시예에서, 반도체 장치(400)는 보다 긴 채널 길이를 갖는 채널 영역을 제공하기 위하여, 예를 들어, 제1 소스/드레인 영역(441)이 드레인 영역이고 제4 소스/드레인 영역(444)이 소스 영역인 트랜지스터를 포함할 수 있다. 이 경우, 제2 및 제3 컨택들(462, 463)은 상부의 배선과 연결되지 않거나, 또는 도 7a 및 도 7b에 도시된 것과 같이, 반도체 장치(400')는 제2 및 제3 컨택들(462, 463)을 포함하지 않을 수 있다.
게이트 구조물들(431, 432, 433)은 제1 방향(X 방향)에서 서로 이격되어 배치되는 제1 게이트 구조물(431), 제2 게이트 구조물(432), 및 제3 게이트 구조물(433)을 포함할 수 있다. 양 단의 제1 게이트 구조물(431) 및 제3 게이트 구조물(433) 사이에 배치되는 제2 게이트 구조물(432)은 복수 개로 제공될 수 있다. 이 경우, 채널 길이가 보다 긴 트랜지스터를 제공할 수 있다.
소스/드레인 영역들(441, 442, 443, 444) 중 적어도 하나, 예를 들어, 드레인 영역으로 제공되는 제1 소스/드레인 영역(441)은 카운터 도핑으로 인해 다수 캐리어의 농도가 초기보다 감소할 수 있다. 따라서, 드레인 영역으로 제공되는 제1 소스/드레인 영역(441)의 전계를 감소시킬 수 있고, GIDL 전류 발생 및 핫 캐리어의 발생을 감소 및 최소화시킬 수 있다.
도 7a는 예시적인 실시예들에 따른 반도체 장치의 평면도이다. 도 7b는 도 7a의 반도체 장치를 절단선 C-C' 를 따라서 절단한 단면도이다.
도 7a 및 도 7b를 참조하면, 반도체 장치(400')는 도 6a 및 도 6b의 반도체 장치(400)와 유사하나, 보다 긴 채널 길이를 갖는 채널 영역을 포함하는 트랜지스터를 제공하기 위하여, 반도체 장치(400')는 제2 및 제3 컨택들(462, 463)을 포함하지 않을 수 있다. 제1 및 제4 소스/드레인 영역들(441, 444)이 제1 및 제4 컨택들(461, 464)과 연결된 상태이며, 제2 및 제3 소스/드레인 영역들(442, 443)은 컨택들과 연결되지 않은 상태일 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 단면도이다. 도 8은 도 6b에 대응하는 영역을 도시한다. 도 8의 실시예에서, 앞선 도 6a 내지 도 7b에서와 중복되는 설명은 생략한다.
도 8을 참조하면, 반도체 장치(500)는 도 6a 및 도 6b의 반도체 장치(400)와 유사하나, 드레인 영역으로 제공되는 제1 소스/드레인 영역(541)과 소스 영역으로 제공되는 제4 소스/드레인 영역(544)이 모두 카운터 도핑으로 인해 다수 캐리어의 농도가 초기보다 감소할 수 있다. 본 실시예에서도, 제2 및 제3 컨택들(562, 563)은 생략될 수도 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 단면도이다. 도 9는 도 6b에 대응하는 영역을 도시한다. 도 9의 실시예에서, 앞선 도 6a 내지 도 7b에서와 중복되는 설명은 생략한다.
도 9를 참조하면, 반도체 장치(600)는 도 8의 반도체 장치(500)와 유사하나, 제1 게이트 구조물(631)과 제3 게이트 구조물(633) 사이에 배치되는 소스/드레인 영역들(642, 643)도 카운터 도핑으로 인해 다수 캐리어의 농도가 초기보다 감소할 수 있다. 소스/드레인 영역들(641, 642, 643, 644)은 불순물의 도핑 농도 또는 도핑 프로파일이 서로 상이할 수 있다. 예를 들어, 제1 소스/드레인 영역(641)의 최종적인 다수 캐리어의 농도가, 다른 소스/드레인 영역들(642, 643, 644)의 최종적인 다수 캐리어의 농도보다 낮을 수 있다. 본 실시예에서도, 제2 및 제3 컨택들(662, 663)은 생략될 수 있다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도들이다.
도 11 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10a 및 도 11을 참조하면, 기판(701) 상에 활성 핀(705)을 형성할 수 있다(S10).
기판(701)을 패터닝하여 활성 핀(705)을 정의하는 트렌치(미도시)를 형성하고, 기판(701)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 핀(705)이 돌출되도록 리세스함으로써 소자 분리층(도 3의 103 참조)이 형성될 수 있다. 소자 분리층의 상면은 활성 핀(705)의 상면보다 낮게 형성될 수 있다.
도 10a 및 도 12를 참조하면, 활성 핀(705)과 교차하는 희생 게이트 패턴(711, 712, 713)을 포함하는 희생 게이트 구조물(710)을 형성할 수 있다(S20).
희생 게이트 패턴(711, 712, 713)은 후속 공정을 통해 도 2와 같이 활성 핀(105) 상에 게이트(131, 132, 133)가 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 패턴(711, 712, 713)은 활성 핀(705)과 교차하고, 제2 방향(Y 방향)으로 연장될 수 있다. 희생 게이트 패턴(711, 712, 713)은 기판(701) 상에 순차적으로 적층되는 제1 및 제2 희생 게이트층들(711, 712) 및 마스크 패턴층(713)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(711, 712)은 마스크 패턴층(713)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(711, 712)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(711, 712)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(711)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(712)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(713)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
희생 게이트 구조물(710)을 형성하는 것은, 희생 게이트 패턴(711, 712, 713)의 양 측면들을 덮는 게이트 스페이서층들(714)을 형성하는 것을 포함할 수 있다. 게이트 스페이서층들(714)은 활성 핀(705)의 상면 및 측면과 희생 게이트 패턴(711, 712, 713)의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다.
도 10a 및 도 13을 참조하면, 희생 게이트 구조물(710)의 양 측에서 활성 핀(705)에 리세스 영역들(RS)을 형성할 수 있다(S30).
희생 게이트 구조물(710)의 양 측에서 활성 핀(705)이 일부 식각되어 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)은 활성 핀(105)의 상단으로부터 아래로 소정 깊이만큼 제거되어 형성될 수 있다. 리세스 영역들(RS)의 식각 깊이, 리세스 영역들(RS) 하단의 모양은 도시된 것에 한정되지 않고, 실시예들에 따라 다양하게 변경될 수 있다.
도 10a, 도 10b, 도 14, 및 도 15를 참조하면, 활성 핀(705)의 리세스 영역(RS) 상에 소스/드레인 영역들(740, 750)을 형성할 수 있고(S40), 소스/드레인 영역들(740, 750)을 형성하는 것(S40)은, 에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여, 활성 핀(705)의 리세스 영역들(RS) 상에 초기 소스/드레인 영역들(740a, 750a)을 형성하는 것(S41)과 상기 제1 도전형의 불순물 원소와 다른 제2 도전형의 불순물 원소를 초기 소스/드레인 영역들(740a, 750a)에 카운터 도핑(counter doping)(CD)하여 소스/드레인 영역들(740, 750)을 형성하는 것(S42)을 포함할 수 있다.
초기 소스/드레인 영역들(740a, 750a)은 활성 핀(705)의 리세스 영역(RS)으로부터 에피택셜 성장 공정을 수행하여 에피택셜층들로 형성될 수 있다. 에피택셜 성장 공정을 수행하여 에피택셜층들이 형성되면서, 인-시츄 도핑 공정으로 제1 도전형의 불순물 원소가 주입될 수 있다. 제1 도전형의 불순물 원소는 5가의 N형 불순물 원소이거나, 또는 3가의 P형 불순물 원소일 수 있다. 예를 들어, 초기 소스/드레인 영역들(740a, 750a)은 P형 불순물 원소로 도핑된 실리콘 저마늄(SiGe)을 포함하거나, 또는 N형 불순물 원소로 도핑된 실리콘(Si)을 포함할 수 있다. 초기 소스/드레인 영역들(740a, 750a)은 초기 소스 영역(750a) 및 초기 드레인 영역(740a)을 포함할 수 있다. 초기 소스/드레인 영역들(740a, 750a)은 각각 복수의 에피택셜층들로 형성될 수 있다.
카운터 도핑(CD)을 수행하여 초기 소스/드레인 영역들(740a, 750a)은 캐리어의 농도가 낮아져 소스/드레인 영역들(740, 750)로 형성될 수 있다. 예를 들어, 초기 소스/드레인 영역들(740a, 750a)은 제1 캐리어 농도를 가질 수 있고, 카운터 도핑(CD)이 수행된 후의 소스/드레인 영역들(740, 750)은 상기 제1 캐리어 농도보다 낮은 제2 캐리어 농도를 가질 수 있다. 제2 캐리어 농도는 소스/드레인 영역들(740, 750)의 최종 캐리어 농도로서, 이는 초기 캐리어 농도보다 작은 값일 수 있다. 카운터 도핑(CD) 수행에 이용되는 제2 도전형 불순물의 도핑 농도는, 제1 도전형의 불순물의 도핑 농도보다 작을 수 있다.
카운터 도핑(CD)은 이온 주입 공정(ion implantation)을 수행하는 것을 포함할 수 있다. 카운터 도핑(CD)으로 인해, 소스/드레인 영역들(740, 750) 내에 존재하는 불순물 원소의 전체 농도는 증가할 수 있다. 카운터 도핑(CD)이 수행된 소스/드레인 영역들(740, 750) 내에는 서로 반대 도전형의 불순물 원소들이 공존할 수 있다. 즉, 카운터 도핑(CD)이 수행된 소스/드레인 영역들(740, 750) 내의 불순물 원소의 전체 농도는 증가하지만, 서로 반대 도전형의 불순물 원소들에 의해 제공되는 전자와 정공의 보상(compensation)으로 인해, 소스/드레인 영역들(740, 750)의 다수 캐리어 농도는, 초기 소스/드레인 영역들(740a, 740b)의 다수 캐리어 농도보다 감소할 수 있다. 카운터 도핑(CD)은, 초기 소스 영역(750a) 및 초기 드레인 영역(740a) 중 적어도 하나에 수행될 수 있다. 제1 도전형 불순물 원소가 5가의 N형 불순물 원소인 경우, 제2 도전형 불순물 원소는 이와 반대 도전형인 3가의 P형 불순물 원소일 수 있다. 제1 도전형 불순물 원소가 3가의 P형 불순물 원소인 경우, 제2 도전형 불순물 원소는 이와 반대 도전형인 5가의 N형 불순물 원소일 수 있다.
카운터 도핑(CD)은 이온 주입 공정을 수행하는 것으로, 이온 주입 공정의 주입 에너지, 도즈(dose), 기울기(tilt) 등의 공정 조건은 실시예들에 따라 다양하게 변경될 수 있다. 카운터 도핑(CD)으로 불순물 원소가 주입되는 영역은 도면에 도시된 초기 소스/드레인 영역들(740a, 750a)에 존재할 수 있으나, 상기 공정 조건에 따라 다양한 도핑 프로파일을 갖도록 형성될 수 있다. 카운터 도핑(CD)으로 주입된 불순물 원소는 활성 핀(705)의 상단을 포함하는 영역 주변으로 일부 확산될 수도 있다. 소스/드레인 영역들(740, 750)의 도핑 프로파일은 예를 들어, X선 형광 분석방법(X-ray Fluorescence spectrometry, XRF) 또는 이차이온질량분석법 (Secondary Ion Mass Spectrometry, SIMS), TEM-EDX(Transmission Electron Microscopy Energy-Dispersive X-ray spectroscopy) 등을 통해 확인할 수 있다.
도 10a, 도 16, 및 도 17을 참조하면, 층간 절연층(770)을 형성하고, 희생 게이트 패턴(711, 712, 713)을 제거하여 개구부(OR)를 형성할 수 있다(S50).
먼저, 희생 게이트 구조물(710) 및 소스/드레인 영역들(740, 750) 상에 절연막을 형성하고 마스크 패턴층(713)의 상면이 노출되도록 평탄화 공정을 수행함으로써, 층간 절연층(770)을 형성할 수 있다. 층간 절연층(770)을 형성하기 전에 절연성 라이너(미도시)를 컨포멀하게 형성할 수 있다.
다음으로, 제1 및 제2 희생 게이트층들(711, 712) 및 마스크 패턴층(713)을 제거하여 개구부(OR)를 형성할 수 있다. 제1 및 제2 희생 게이트층들(711, 712) 및 마스크 패턴층(713)은 게이트 스페이서층들(714) 및 층간 절연층(770)에 대하여 선택적으로 제거될 수 있다.
도 10a 및 도 18을 참조하면, 개구부(OR)에 게이트 유전층(733) 및 게이트 전극(731, 732)을 증착하여 게이트 구조물(730)을 형성할 수 있다(S60).
게이트 유전층(733)은 개구부(OR)에서 활성 핀(705)의 상면 및 게이트 스페이서층들(714)을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(731, 732)을 형성하는 것은, 게이트 유전층(733) 상에 제1 게이트 금속층(731) 및 제2 게이트 금속층(732)을 순차적으로 형성하는 것을 포함할 수 있다. 이에 의해, 게이트 전극(731, 732), 게이트 유전층(733), 및 게이트 스페이서층들(714)을 포함하는 게이트 구조물(730)이 형성될 수 있다.
도 10a와 도 2를 함께 참조하면, 소스/드레인 영역들(740, 750)에 연결되는 컨택들(도 2의 161, 162)을 형성할 수 있다(S70).
컨택들은 층간 절연층(770)을 관통하여 소스/드레인 영역들(740, 750)을 노출시키는 컨택 개구부를 형성한 후, 상기 컨택 개구부에 도전성 물질을 증착하여 형성될 수 있다.
도 11 내지 도 18의 실시예에서는, 게이트 구조물(730)이 하나로 제공되는 경우의 반도체 장치의 제조 방법에 대해서 설명하였으나, 도 11 내지 도 18이 개시하는 반도체 장치의 제조 방법은, 복수의 게이트 구조물(730)을 형성한 경우에도 동일하게 적용될 수 있다.
도 19 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 19 내지 도 25는 도 10a 내지 도 18을 참조하여 반도체 장치를 제조하는 방법과 유사하나, 도 19 내지 도 25의 실시예에서는, 카운터 도핑을 수행하지 않는 점에서 다를 수 있다. 예를 들어, 도 19 내지 도 25의 실시예에서는, 인-시츄 도핑 공정 후, 동일한 또는 다른 도전형의 불순물 원소를 도핑하는 이온 주입 공정(ion implantation)을 추가적으로 수행하지 않을 수 있다. 즉, 비교예에서 핀펫 소자의 소스/드레인 영역들은 에피택셜 성장 공정 수행 후, 추가 이온 주입 공정으로 도핑 농도를 증가시켰지만, 본 발명의 예시적인 실시예에 의하면 핀펫 소자를 I/O (Input/Output) 소자와 같은 아날로그(Analog) 소자는 3.3V 와 같은 고전압으로 구동되는 소자에서 고전계에 의한 핫 캐리어 특성 열화 및 GIDL 발생을 줄이기 위해 상기 추가 이온 주입 공정을 생략할 수 있다. 이외에는 도 10a의 단계들로 반도체 장치를 제조할 수 있다.
예를 들어, 기판(801) 상에 활성 핀(805)을 형성하고(S10), 활성 핀(805)과 교차하는 희생 게이트 패턴(811, 812, 813)을 포함하는 희생 게이트 구조물(810)을 형성하고(S20), 희생 게이트 구조물(810)의 양 측에서 활성 핀(805)에 리세스 영역(RS)을 형성하고(S30), 활성 핀(805)의 리세스 영역(RS) 상에 소스/드레인 영역들(840, 850)을 형성하고(S40), 희생 게이트 패턴(811, 812, 813)을 제거하여 개구부(OR)를 형성하고(S50), 개구부(OR)에 게이트 유전층(833) 및 게이트 전극(831, 832)을 증착하여 게이트 구조물(830)을 형성하고(S60), 소스/드레인 영역들(840, 850)에 연결되는 컨택들(도 2의 161, 162)을 형성할 수 있다(S70). 소스/드레인 영역들(840, 850)은 에피택셜 성장 공정 및 인-시츄 도핑 공정을 수행하여 형성될 수 있으나, 후속에서 추가 이온 주입 공정을 수행하지 않으므로, 그 불순물 또는 캐리어의 농도는 인-시츄 도핑 공정에 의해서만 결정될 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들을 포함하는 CMOS 이미지 센서(CMOS Image Sensor, CIS)를 도시하는 분해 사시도이다.
도 26을 참조하면, 이미지 센서(1000)는 수직 방향으로 적층된 제1 기판(SUB1) 및 제2 기판(SUB2)을 포함하는 적층형 이미지 센서일 수 있다. 제1 기판(SUB1)은 센싱 영역(SA) 및 제1 패드 영역(PA1)을 포함하고, 제2 기판(SUB2)은 회로 영역(CA) 및 제2 패드 영역(PA2)을 포함할 수 있다.센싱 영역(SA)은 복수의 로우 라인들과 복수의 컬럼 라인들을 따라 배열된 복수의 픽셀들(PX)을 포함할 수 있다. 제1 패드 영역(PA1)에는 복수의 제1 패드들(PAD1)이 포함되며, 복수의 제1 패드들(PAD1)은 제2 기판(SUB2)의 회로 영역(CA) 및 제2 패드 영역(PA2)과 전기적 신호를 송수신하도록 구성될 수 있다. 회로 영역(CA)은 로직 회로 블록(LC)을 포함할 수 있으며, 로우 드라이버, 리드아웃 회로, 컬럼 드라이버 등을 구성하는 복수의 회로 소자들을 포함할 수 있다. 회로 영역(CA)은 센싱 영역(SA)에 복수의 제어 신호들을 제공하여 복수의 픽셀들(PX)로부터의 출력을 제어할 수 있다.
제1 패드 영역(PA1) 내의 제1 패드들(PAD)은 제2 패드 영역(PA2) 내의 제2 패드들(PAD2)과 접속부(CV)에 의해 전기적으로 연결될 수 있다. 이미지 센서(1000)의 구조는 도 26에 도시된 것에 한정되지 않으며, 실시예들에 따라 다양하게 변형될 수 있다. 예컨대, 이미지 센서(1000)는 제2 기판(SUB2)의 하부에 마련되고 DRAM, SRAM 등과 같은 메모리 칩을 포함하는 적어도 하나의 기판을 더 포함할 수도 있다.
일 예시에 따르면, 이미지 센서(1000)의 제2 기판(SUB2)에 포함되는 회로 영역(CA)의 복수의 회로 소자들에 본 발명에 따라 제조된 반도체 장치의 트랜지스터를 적용할 수 있다. 일 예시에 따르면, 본 발명에 따라 제조된 반도체 장치는 ADC 컨버터, RF 디바이스, I/O 디바이스 등에 적용될 수 있다. 그러나, 본 발명에 따라 제조된 반도체 장치의 적용 예는 이에 한정되지 아니한다.
도 27은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들이 형성된 기판 구조물을 개략적으로 도시하는 도면이다.
도 27을 참조하면, 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들이 형성된 기판 구조물(2000)은 CMOS 이미지 센서의 하판일 수 있다. 기판 구조물(2000)은, 예를 들어, 서로 다른 구동 전압들을 입력받는 복수의 전압 영역들(2100, 2200, 2300, 2400)을 포함할 수 있다. 따라서, 복수의 전압 영역들(2100, 2200, 2300, 2400) 중 어느 하나의 전압 영역에 인가되는 구동 전압은 다른 하나의 전압 영역에 인가되는 구동 전압보다 상대적으로 고전압이거나 또는 저전압일 수 있다. 복수의 전압 영역들(2100, 2200, 2300, 2400)은 제1 전압 영역(2100), 제2 전압 영역(2200), 제3 전압 영역(2300), 및 제4 전압 영역(2400)을 포함할 수 있다. 복수의 전압 영역들(2100, 2200, 2300, 2400)의 각각은 복수의 트랜지스터들을 포함할 수 있다.
예시적인 실시예에서, 제1 전압 영역(2100)에 배치되는 복수의 제1 트랜지스터들의 구동 전압은 약 0.8 V 이거나, 또는 약 0.6 V 내지 약 1.0 V의 범위를 가질 수 있다. 제2 전압 영역(2200)에 배치되는 복수의 제2 트랜지스터들의 구동 전압은 약 1.8 V 이거나, 또는 약 1.6 V 내지 약 2.0 V의 범위를 가질 수 있다. 제3 전압 영역(2300)에 배치되는 복수의 제3 트랜지스터들의 구동 전압은 약 2.2 V 이거나, 또는 약 2.0 V 내지 약 2.4 V의 범위를 가질 수 있다. 제4 전압 영역(2400)에 배치되는 복수의 제4 트랜지스터들의 구동 전압은 약 3.3 V 이거나, 또는 약 3.1 V 내지 약 3.5 V의 범위를 가질 수 있다. 다만, 이러한 구동 전압의 구체적인 수치 범위는 일 예에 불과하며, 복수의 전압 영역들(2100, 2200, 2300, 2400) 각각에서의 구동 전압은 상기 예와 상이한 값으로 제공될 수도 있다.
예시적인 실시예에서, 복수의 전압 영역들(2100, 2200, 2300, 2400) 각각에 포함된 복수의 트랜지스터들은 전압 영역 별로 구동 전압이 상이할 수 있다. 어느 하나의 전압 영역에 포함된 복수의 트랜지스터들은 해당 전압 영역에서의 구동 전압으로 구동될 수 있는 트랜지스터일 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타낸 흐름도이다. 도 28은 도 27의 기판 구조물(2000)과 같이 서로 다른 구동 전압으로 구동되는 복수의 전압 영역들(2100, 2200, 2300, 2400)에서, 저전압 영역 상의 트랜지스터와 고전압 영역 상의 트랜지스터를 함께 형성하는 과정을 예시적으로 설명한다.
저전압 영역 상의 제1 활성 핀 및 고전압 영역 상의 제2 활성 핀을 형성할 수 있다(S100). 고전압 영역은 예를 들어, 도 27의 제4 전압 영역(2400)에 해당하고, 저전압 영역은 예를 들어, 도 27의 제1 전압 영역(2100)에 해당할 수 있다. 제1 활성 핀과 제2 활성 핀은 기판을 패터닝하여 제1 방향으로 연장되도록 형성할 수 있다. 제1 활성 핀과 제2 활성 핀은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
제1 활성 핀과 교차하는 제1 희생 게이트 패턴 및 제2 활성 핀과 교차하는 제2 희생 게이트 패턴을 형성할 수 있다(S200). 제1 희생 게이트 패턴과 제2 희생 게이트 패턴은 제1 방향에 수직한 제2 방향으로 연장되도록 형성할 수 있다. 제1 희생 게이트 패턴과 제2 희생 게이트 패턴은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
제1 희생 게이트 패턴의 양 측의 제1 활성 핀을 식각하여 제1 리세스 영역들 형성하고 제2 희생 게이트 패턴의 양 측의 제2 활성 핀을 식각하여 제2 리세스 영역들 형성할 수 있다(S300). 제1 리세스 영역들은 제1 활성 핀이 일부 식각되어 제1 활성 핀의 상단으로부터 아래로 소정 깊이만큼 제거되어 형성될 수 있다. 제2 리세스 영역들은 제2 활성 핀이 일부 식각되어 제2 활성 핀의 상단으로부터 아래로 소정 깊이만큼 제거되어 형성될 수 있다. 제1 리세스 영역들 및 제2 리세스 영역들은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
에피택셜 성장 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄 도핑 공정을 수행하여, 제1 리세스 영역들 상의 제1 소스/드레인 영역들 및 제2 리세스 영역들 상의 제2 소스/드레인 영역들을 형성할 수 있다(S400). 제1 소스/드레인 영역들 및 제2 소스/드레인 영역들은 제1 리세스 영역들 및 제2 리세스 영역들로부터 에피택셜 성장 공정을 수행하여 에피택셜층들로 형성될 수 있다. 제1 소스/드레인 영역들 및 제2 소스/드레인 영역들은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
제2 소스/드레인 영역들 내의 캐리어 농도를 제1 소스/드레인 영역들 내의 캐리어 농도보다 낮추기 위해서, 고전압 영역 상의 제2 소스/드레인 영역들 내에 제1 도전형의 불순물 원소와 다른 제2 도전형의 불순물 원소를 주입할 수 있다(S500). 제2 도전형의 불순물 원소의 도핑 농도는 제1 도전형의 불순물 원소의 도핑 농도보다 작을 수 있다. 제2 소스/드레인 영역들은 소스 영역 및 드레인 영역을 포함하고, 드레인 영역의 전체 캐리어 농도는 소스 영역의 전체 캐리어 농도와 다를 수 있다. 예를 들어, 드레인 영역을 형성하는 것은, 제1 도전형의 불순물 원소가 주입되어 제1 캐리어 농도를 갖는 초기 드레인 영역을 형성하는 것과 제2 도전형의 불순물 원소를 초기 드레인 영역에 카운터 도핑하여 초기 드레인 영역을 제1 캐리어 농도보다 낮은 제2 캐리어 농도를 갖는 드레인 영역으로 형성하는 것을 포함할 수 있다.
이후, 도 10a를 함께 참조하면, 제1 및 제2 희생 게이트 패턴들을 제거하여 개구부들을 형성하고, 개구부들에 게이트 유전층 및 게이트 전극을 증착하여 게이트 구조물을 형성하고, 제1 및 제2 소스/드레인 영역들에 연결되는 컨택들을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
103: 소자 분리층 105: 활성 핀
130: 게이트 구조물 131: 제1 게이트 금속층
132: 제2 게이트 금속층 133: 게이트 유전층
134: 게이트 스페이서 140: 드레인 영역
150: 소스 영역

Claims (10)

  1. 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀을 형성하는 단계;
    상기 활성 핀과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 희생 게이트 패턴을 형성하는 단계;
    상기 희생 게이트 패턴의 적어도 일 측에서, 상기 활성 핀에 리세스 영역을 형성하는 단계;
    상기 활성 핀의 상기 리세스 영역 상에 소스/드레인 영역을 형성하는 단계;
    상기 희생 게이트 패턴을 제거하여 개구부를 형성하는 단계; 및
    상기 개구부에서 상기 활성 핀을 덮도록 게이트 유전층 및 게이트 전극을 증착하여 게이트 구조물을 형성하는 단계를 포함하고,
    상기 소스/드레인 영역을 형성하는 단계는,
    에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여, 상기 활성 핀의 상기 리세스 영역 상에 제1 캐리어 농도를 갖는 초기 소스/드레인 영역을 형성하는 단계; 및
    상기 초기 소스/드레인 영역을, 상기 제1 캐리어 농도보다 낮은 제2 캐리어 농도를 갖는 소스/드레인 영역으로 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 캐리어 농도를 갖는 소스/드레인 영역을 형성하는 단계는, 상기 제1 도전형의 불순물 원소와 다른 제2 도전형의 불순물 원소를 상기 초기 소스/드레인 영역에 카운터 도핑(counter doping)하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 도전형의 불순물 원소의 도핑 농도는, 상기 제1 도전형의 불순물 원소의 도핑 농도보다 작은 반도체 장치의 제조 방법.
  4. 제2 항에 있어서,
    상기 카운터 도핑은 이온 주입 공정(ion implantation)을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제2 항에 있어서,
    상기 초기 소스/드레인 영역을 형성하는 단계는, 상기 희생 게이트 패턴의 양 측에서 초기 소스 영역 및 초기 드레인 영역을 각각 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 초기 소스 영역 및 상기 초기 드레인 영역 중 적어도 하나에 상기 카운터 도핑이 수행되는 반도체 장치의 제조 방법.
  7. 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀을 형성하는 단계;
    상기 활성 핀과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 희생 게이트 패턴을 형성하는 단계;
    상기 복수의 희생 게이트 패턴 각각의 적어도 일 측에서 상기 활성 핀을 식각하여 리세스 영역들을 형성하는 단계;
    상기 활성 핀의 상기 리세스 영역들 상에 소스/드레인 영역들을 형성하는 단계;
    상기 복수의 희생 게이트 패턴을 제거하여 복수의 개구부를 형성하는 단계; 및
    상기 복수의 개구부에서 상기 활성 핀을 덮도록 게이트 유전층 및 게이트 전극을 각각 증착하여 복수의 게이트 구조물을 형성하는 단계를 포함하고,
    상기 소스/드레인 영역들은 에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여 형성되고,
    상기 소스/드레인 영역들 중 적어도 하나에서, 상기 인-시츄 도핑 공정을 수행한 후, 상기 제1 도전형의 불순물 원소와 반대 도전형인 제2 도전형 불순물 원소를 이용하여 카운터 도핑(counter doping)을 수행하여 최종 캐리어 농도를 감소시키는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 카운터 도핑은 이온 주입 공정(ion implantion)을 수행하여 상기 제1 도전형의 불순물 원소와 다른 제2 도전형의 불순물 원소를, 상기 제1 도전형의 불순물 원소의 도핑 농도보다 낮은 도핑 농도로 주입하는 것인 반도체 장치의 제조 방법.
  9. 기판의 저전압 영역 상에 제1 활성 핀 및 상기 기판의 고전압 영역 상에 제2 활성 핀을 형성하는 단계;
    상기 제1 활성 핀과 교차하는 제1 희생 게이트 패턴 및 상기 제2 활성 핀과 교차하는 제2 희생 게이트 패턴을 형성하는 단계;
    상기 제1 희생 게이트 패턴의 양 측의 상기 제1 활성 핀을 식각하여 제1 리세스 영역들을 형성하고, 상기 제2 희생 게이트 패턴의 양 측의 상기 제2 활성 핀을 식각하여 제2 리세스 영역들을 형성하는 단계;
    에피택셜 성장(epitaxial growth) 공정 및 제1 도전형의 불순물 원소를 도핑하는 인-시츄(in-situ) 도핑 공정을 수행하여, 상기 제1 리세스 영역들 상의 제1 소스/드레인 영역들 및 상기 제2 리세스 영역들 상의 제2 소스/드레인 영역들을 형성하는 단계; 및
    상기 제2 소스/드레인 영역들 내의 캐리어 농도를 상기 제1 소스/드레인 영역들 내의 캐리어 농도보다 낮추기 위해서, 상기 고전압 영역 상의 상기 제2 소스/드레인 영역들 내에 상기 제1 도전형의 불순물 원소와 다른 제2 도전형의 불순물 원소를 주입하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 도전형의 불순물 원소의 도핑 농도는, 상기 제1 도전형의 불순물 원소의 도핑 농도보다 작은 반도체 장치의 제조 방법.
KR1020210142573A 2021-10-25 2021-10-25 반도체 장치의 제조 방법 Pending KR20230059862A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210142573A KR20230059862A (ko) 2021-10-25 2021-10-25 반도체 장치의 제조 방법
US17/877,251 US12218223B2 (en) 2021-10-25 2022-07-29 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210142573A KR20230059862A (ko) 2021-10-25 2021-10-25 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230059862A true KR20230059862A (ko) 2023-05-04

Family

ID=86056637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210142573A Pending KR20230059862A (ko) 2021-10-25 2021-10-25 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US12218223B2 (ko)
KR (1) KR20230059862A (ko)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101175229B1 (ko) 2005-12-27 2012-08-21 매그나칩 반도체 유한회사 고전압 트랜지스터
KR100746622B1 (ko) * 2006-06-29 2007-08-08 주식회사 하이닉스반도체 모스 트랜지스터 제조방법
KR101140584B1 (ko) 2010-02-17 2012-05-02 (주)피코셈 고전압 반도체 소자 제조방법
TWI455316B (zh) 2011-01-28 2014-10-01 Richtek Technology Corp 高壓多閘極元件及其製造方法
US9006055B2 (en) 2013-01-30 2015-04-14 Globalfoundries Singapore Pte. Ltd. High voltage FINFET structure
US9331204B2 (en) 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
US9276088B1 (en) 2014-10-15 2016-03-01 Globalfoundries Inc. Method for making high voltage integrated circuit devices in a fin-type process and resulting devices
TWI610435B (zh) 2014-11-17 2018-01-01 聯華電子股份有限公司 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法
US10748899B2 (en) 2017-09-26 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source and drain structures for high voltage devices
KR102574323B1 (ko) * 2018-07-23 2023-09-05 삼성전자주식회사 반도체 장치
US11127818B2 (en) 2019-07-30 2021-09-21 Globalfoundries U.S. Inc. High voltage transistor with fin source/drain regions and trench gate structure
US20210184045A1 (en) 2019-12-13 2021-06-17 Intel Corporation High voltage ultra-low power thick gate nanoribbon transistors for soc applications

Also Published As

Publication number Publication date
US20230127871A1 (en) 2023-04-27
US12218223B2 (en) 2025-02-04

Similar Documents

Publication Publication Date Title
US20090032887A1 (en) Transistor having gate electrode with controlled work function and memory device having the same
US20180069014A1 (en) Semiconductor device
CN112531014A (zh) 半导体器件
TW201916364A (zh) 半導體元件
US20240282763A1 (en) Semiconductor device
TW202040824A (zh) 半導體裝置
KR20210081679A (ko) 반도체 장치
TWI805973B (zh) 半導體裝置
US20230231026A1 (en) Semiconductor device and method of fabricating the same
US11107686B2 (en) Methods for manufacturing semiconductor devices
US11563089B2 (en) Method for manufacturing a semiconductor device
US20240355883A1 (en) Semiconductor device and method of fabricating the same
US20240203989A1 (en) Semiconductor device and method of fabricating the same
US8004023B2 (en) Semiconductor device and method of fabricating the same
US20230079697A1 (en) Semiconductor device
KR20230059862A (ko) 반도체 장치의 제조 방법
KR20230062467A (ko) 반도체 구조 및 이의 제조 방법
US20230143543A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US20230402523A1 (en) Semiconductor device
US20250126871A1 (en) Semiconductor device and method of fabricating the same
US20240030314A1 (en) Semiconductor device and method of manufacturing the same
US12159939B2 (en) Semiconductor device
US20240021734A1 (en) Semiconductor device and method of fabricating the same
US20240079466A1 (en) Semiconductor device and method of fabricating the same
US20240347597A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20211025

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20241007

Comment text: Request for Examination of Application