TWI569330B - 用於電晶體裝置之改良應力記憶技術 - Google Patents
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- TWI569330B TWI569330B TW104111201A TW104111201A TWI569330B TW I569330 B TWI569330 B TW I569330B TW 104111201 A TW104111201 A TW 104111201A TW 104111201 A TW104111201 A TW 104111201A TW I569330 B TWI569330 B TW I569330B
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- 238000000034 method Methods 0.000 claims description 172
- 230000008569 process Effects 0.000 claims description 116
- 239000000463 material Substances 0.000 claims description 100
- 239000007943 implant Substances 0.000 claims description 60
- 238000005468 ion implantation Methods 0.000 claims description 50
- 230000007547 defect Effects 0.000 claims description 47
- 239000004065 semiconductor Substances 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 19
- 239000002019 doping agent Substances 0.000 claims description 14
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 12
- 229910052731 fluorine Inorganic materials 0.000 claims description 12
- 239000011737 fluorine Substances 0.000 claims description 12
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052762 osmium Inorganic materials 0.000 claims description 4
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 18
- 238000002955 isolation Methods 0.000 description 14
- 125000006850 spacer group Chemical group 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000012360 testing method Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000005280 amorphization Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000011112 process operation Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000003917 TEM image Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-O phosphonium Chemical compound [PH4+] XYFCBTPGUUZFHI-UHFFFAOYSA-O 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 125000005626 carbonium group Chemical group 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- NQKXFODBPINZFK-UHFFFAOYSA-N dioxotantalum Chemical compound O=[Ta]=O NQKXFODBPINZFK-UHFFFAOYSA-N 0.000 description 1
- 229940119177 germanium dioxide Drugs 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/796—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions having memorised stress for introducing strain in the channel regions, e.g. recrystallised polysilicon gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Description
本發明揭示一般係關於半導體裝置之形成，詳而言之，係關於當製造電晶體裝置時可以使用之各種應力記憶技術。
先進的積體電路之製造，諸如中央處理單元(CPU)、儲存裝置、特殊應用積體電路(ASIC)及類似元件，依據指定的電路布局需要在給定的晶片面積內形成大量的電路元件，其中場效電晶體(NMOS及PMOS電晶體)代表使用於製造此類積體電路裝置之一種重要類型的電路元件。場效電晶體，不管所考量的是NMOS電晶體或PMOS電晶體，通常包括形成於由通道區域所分離之半導體基板內之摻雜的源極及汲極區域。閘極絕緣層為定位在該通道區域之上方並且導電閘極電極為定位在該閘極絕緣層之上方。藉由施加適當的電壓於該閘極電極，該通道區域變成具導電性的並且電流允許從該源極區域流動至該汲極區域。
裝置設計者持續受到要增加電晶體及使用
此類電晶體之積體電路產品之運算速度的壓力。鑑於在目前世代電晶體裝置上之該閘極長度(在該源極及汲極區域之間之該距離)可以是接近20至50奈米，並且未來期待更進一步縮小尺度，裝置設計者已經努力使用各種的技術以改良裝置效能，例如，高k值介電質之使用、金屬閘極電極結構之使用、功函數金屬於該閘極電極結構內之併入等等。裝置設計者已經採用之改良裝置效能的另一項技術係在於導引出所需的應力於裝置的通道區域內，亦即，導引伸張應力於NMOS裝置之通道區域內(以改良攜帶電荷的電子之遷移率)並且導引壓縮應力於PMOS裝置之通道區域內(以改良攜帶電荷的電洞之遷移率)。各種的應力記憶技術對於熟習該項技藝之人士而言是已知的。
經由執行以形成具有該所需的伸張應力於互補式金屬氧化物半導體應用內之NMOS電晶體的一種典型的先前技藝製作流程如下列所示。在該閘極結構形成之後，N型延伸植入物為形成用於具有該P型裝置所遮罩之該N型裝置、第一間隔件形成於該N型及P型裝置兩者上、延伸及環狀植入執行於具有該N型裝置所遮罩之該P型裝置上、第二間隔件形成於該P型裝置上、孔穴在該P型裝置之該源極/汲極內蝕刻及磊晶半導體材料形成於該P型裝置上之孔穴內。之後，第二間隔件形成於該N型裝置上、非晶質化植入製程(鍺-55keV，3e14離子/平方公分劑量)使用諸如鍺而執行以非晶質化該源極/汲極區域。接著，所謂的應力記憶技術(Stress Memorization Techniques，
SMT)處理模組執行於該N型裝置上。該應力記憶技術模組包含形成一層二氧化矽(例如，大約4奈米厚)於該基板上、形成覆蓋材料層，例如具有所需的本質應力之一層厚的氮化矽層(例如，大約40奈米厚)、在氮氣環境下於750℃加熱該裝置持續大約10分鐘。之後，該層氮化矽層及該層二氧化矽層將藉由執行一道或一道以上的蝕刻製程而移除。接著，升起的源極/汲極區域藉由沉積磊晶半導體材料於該裝置的源極/汲極面積內而形成。之後，深的源極/汲極植入區域藉由執行離子植入製程而形成。加熱製程在後來執行以修復針對該基板之晶格結構的損壞，此損壞是由於在該製造流程中執行於該基板上以達到這個關鍵點之該非晶質化植入製程及其它離子植入製程。
第1圖為積體電路產品10之穿透式電子顯微鏡(TEM，Transmission Electron Microscopy)照片，該積體電路產品10包含複數個形成在主動區域11上方的NMOS電晶體，其中該主動區域11藉由示意的隔離區域12定義在半導體基板內之。如同所描述的，該電晶體包括閘極電極結構16及升起的源極/汲極區域18。理想上，藉由執行應力記憶技術，堆疊缺陷(stack fault)14(有時稱為在該工業內之邊緣錯位(edge dislocation))將形成於在該裝置之該源極/汲極面積18內之該主動區域11內。也就是說，疊置源極/汲極面積18上有SMT堆疊缺陷14。理想上，對於具有非常小的閘極長度及非常窄的閘極間距(徑節)之電流產生裝置，該堆疊缺陷14將具有倒“V”形狀的配置，如虛線區域20所示，對於[100]基板而言。該堆疊缺陷14
可以具有用於形成在不同於[100]基板之基板上的不同於該繪示的倒“V”之配置，意即，當該基板具有不同的結晶方向時，該倒“V”形狀的堆疊缺陷14之向下指向的“足部(leg)”之角度可以是不同的。在某些應用上，該錯位可能甚至不會彼此交叉，意即，該堆疊缺陷可能不會彼此交叉以便形成該倒“V”形狀的堆疊缺陷之“尖端”。因此，針對具有倒“V”形狀的配置之該堆疊缺陷的上述參考只是簡略的參考。然而，至於鄰接該隔離區域12之邊緣所形成之該電晶體，此類堆疊缺陷14並未形成於該裝置之源極/汲極區域內，如該虛線區域22內缺乏此類堆疊缺陷14所反映的。也就是說，未疊置源極/汲極面積18上沒有SMT堆疊缺陷14。該堆疊缺陷14之缺乏顯示該特定的電晶體裝置並未從執行結合應力記憶技術模組之該製程操作接受到任何顯著的好處，意即，此類NMOS裝置之該源極/汲極區域並未具有該所需的堆疊缺陷14。因此，在缺乏該堆疊缺陷14處之該電晶體，或者至少未完整形成的，將無法執行如同在該堆疊缺陷14所呈現之處之完善，如同顯示於第1圖中在該虛線區域20內所描述。使用富含氫的氮化矽作為該應力導引的材料層以改良該所需的堆疊缺陷14之形成的某些嘗試已經進行。
本發明揭示係關於可以減少或消除上述所界定的一個或一個以上的問題之各種應力記憶技術。
下文呈現所揭示之簡單的概述以提供該揭露之某些目的之基本的瞭解。本概述並非所有詳盡描述。
本發明概述的單獨目的在於以簡化的形式呈現某些概念，並作為後續所討論之較為詳細的描述之區隔。
通常，本發明所揭示的係關於當製造電晶體裝置時可以採用之各種應力記憶技術。在此所揭露之其中一種說明的方法包含，除在其它外，以摻雜材料執行源極/汲極延伸離子植入製程以藉以形成摻雜的延伸植入區域於該源極/汲極區域內、以VII族材料在該源極/汲極區域上執行VII族材料離子植入製程、在執行該VII族材料離子植入製程之後，於該源極/汲極區域上方形成覆蓋材料層、及在該覆蓋材料層就定位時，執行退火製程，以便形成堆疊缺陷於該源極/汲極區域內。
在此所揭露的另一種說明的方法包含，除其它外，以摻雜材料執行源極/汲極延伸離子植入製程以藉以形成摻雜的延伸植入區域於該源極/汲極區域內、執行非晶質化離子植入製程於該源極/汲極區域上、以VII族材料在該源極/汲極區域上執行VII族材料離子植入製程、在執行該VII族材料離子植入製程之後，於該源極/汲極區域上方形成覆蓋材料層、及在該覆蓋材料層就定位時，執行退火製程，以便形成堆疊缺陷於該源極/汲極區域內。
在此所揭露的又一種說明的方法包含，除其它外，以N型摻雜材料執行源極/汲極延伸離子植入製程以藉以形成摻雜的延伸植入區域於該源極/汲極區域內、執行非晶質化離子植入製程於該源極/汲極區域上、
在該源極/汲極區域上執行氟離子植入製程、在執行該氟離子植入製程之後，於該源極/汲極區域上方形成覆蓋材料層、及在該覆蓋材料層就定位時，執行退火製程，以便形成堆疊缺陷於該源極/汲極區域內。
10‧‧‧積體電路產品
11‧‧‧主動區域
12‧‧‧隔離區域
14‧‧‧堆疊缺陷
16‧‧‧閘極電極結構
18‧‧‧源極/汲極區域
20、22‧‧‧虛線區域
102‧‧‧基板
102A‧‧‧主動區域
104‧‧‧隔離區域(隔離結構)
104E‧‧‧邊緣
106‧‧‧測試電晶體(閘極結構)(裝置)(待測試裝置)
108‧‧‧閘極結構(虛設裝置)
110‧‧‧源極區域
112‧‧‧汲極區域
114‧‧‧堆疊缺陷
116‧‧‧虛線區域
117‧‧‧虛線圈
118‧‧‧虛線區域
119‧‧‧堆疊缺陷
120‧‧‧虛線區域
200‧‧‧NMOS電晶體(電晶體)(裝置)
210‧‧‧半導體基板(基板)
212‧‧‧溝槽隔離結構
220‧‧‧閘極結構
220A‧‧‧閘極絕緣層
220B‧‧‧閘極電極
222A‧‧‧延伸植入區域
225‧‧‧襯墊層
226‧‧‧側壁間隔件(間隔件)
227‧‧‧閘極覆蓋層
230‧‧‧非晶質化植入製程
230A‧‧‧非晶質化區域
232‧‧‧植入製程
232A‧‧‧植入區域
234‧‧‧襯墊層
236‧‧‧覆蓋材料層
240‧‧‧退火製程
242‧‧‧堆疊缺陷
244‧‧‧半導體材料
250‧‧‧深源極/汲極植入製程
250A‧‧‧摻雜材料
LOD‧‧‧擴散長度
本發明揭示可以藉由參考下文結合所附加圖式之說明而瞭解，其中類示的元件符號等同於類似的元件，並且其中：第1圖描述先前技藝裝置，其中堆疊缺陷已經形成於顯示在該圖示內之某些電晶體裝置之該源極/汲極區域內；第2A至2C圖描述形成堆疊缺陷於電晶體裝置內之各種觀點；以及第3A至3J圖描述當製造電晶體裝置可以採用之在圖式中所揭露之應力記憶技術之各種說明的實施例。
雖然在本文所揭露之主要事項可以輕易做各種修正及替代形式，本文之特定的實施例經由在圖示中之例子而已經呈現並且在此詳細說明。然而，應該要瞭解的是特定實施例在本文之描述並非意在限定該揭露於所揭示之特定的模式，但是相反地，是意在涵蓋落在由該附加的申請專利範圍所定義之該揭示之精神及範疇內部之所有的修正、等同及替代。
於全文示中所使用之特定的名稱意指特定的組件。然而，不同的實體可能意指具不同稱謂的組件。本文件並非意在對於稱謂不同而非功能不同之組件上作區別。該名稱”包含”及”包括”在本中以開放式的方式使用，並且因此意指”包含，但不限定於此”。
本發明之目的將藉由參照該附加的圖式而作說明。不同的結構、系統及裝置為例示性的描述於圖示中而僅用於解釋之目的。所包含之該附加的圖式用以描述及解釋本發明揭示之說明的例子。在本文所使用之字詞及片語應該理解及解釋為具有由在該工業上之人士所瞭解之該字詞及片語的一致性意義。未具特別定義的名稱或片語，意即不同於在工業上之人士所理解之一般及習常的意義之定義，是意在由在本文中之名稱或片語之一致性使用所隱含。在某種程度上名稱或片語是意在具有特殊的意義，此類特殊的定義對於該名稱或片語將以直接地及確切地提供該特殊的定義之界定的方式而在該說明書中明確地提出。
本發明揭示係關於當製造電晶體裝置時可以採用之各種應力記憶技術。很明顯地，本方法適用於各種的裝置，包含但不限定於邏輯裝置、記憶裝置等等，並且在本文所揭示之方法可以採用以形成N型或P型半導體裝置。此外，各種摻雜的區域，例如源極/汲極區域、環狀植入區域、井區域及類似區域，並未描述於該附加的圖
式中。當然，在本文所揭示之本發明不應該考量為限定於本文所描述及說明之例示性的例子上。本文所揭露之該裝置100之各種組件及結構可以使用各種不同的材料及藉由執行各種已知的技術而形成，例如化學氣相沉積(Chemical Vapor Deposition，CVD)、原子層沉積(Atomic Layer Deposition，ALD)、熱生長製程、旋轉塗佈技術等等。這些不同材料層之厚度亦可以視該特定的應用而改變。參照該附加的圖式，在本文所揭示之該方法及裝置之各種例示性的實施例今將做更詳細的說明。
本發明者已經發現，藉由使用VII族材料(出自週期表)，諸如氟，來執行植入製程，此類的堆疊缺陷對於具有非常小的擴散長度(Length of Diffusion，LOD-在討論中之該閘極結構之邊緣及該主動區域之邊緣之間的尺寸)之裝置可以依所需而形成，即使是對於位在鄰接該主動區域之自由表面之裝置，意即，在該主動區域及隔離材料之間之介面。
第2A至2C圖包含積體電路測試產品之簡化的截面圖示(上方圖示)及描述此類製造的積體電路測試產品之截面圖示之穿透式電子顯微鏡照片(下方圖示)。在這些圖示中，主動區域102A藉由形成諸如溝槽隔離結構之隔離結構104在基板102內以定義於基板102內。再者圖示所描述的為例示性的測試電晶體106(意即，待測試裝置)，以及”虛設的(Dummy)”閘極結構108。該閘極結構為最小接地原則(ground-rule-minimum)結構，意即，該閘極
結構106、108之臨界尺寸製作得儘可能縮小，例如，使用現今的技術之大約20至40奈米之臨界尺寸。第2A至2C圖描述該裝置106之擴散長度分別為239奈米、80奈米及59奈米之情況，並且其中該閘極結構及該升起的源極/汲極區域為分別地使用標號110、112而辨識。
如同在第2A圖中所示，對於該待測試裝置106，擴散長度為239奈米。該待測試裝置106及該虛設(Dummy)裝置108兩者形成在該主動區域102A之上方。該待測試裝置106稱之為“疊置(Tucked)”裝置，因為有定位在該待測試裝置106及該隔離區域104之邊緣104E之間之虛設裝置108。此類“疊置”裝置亦可以稱為是“多晶矽(PC)界限的”，意即該虛設電晶體之閘極(多晶矽)是定位在該待測試裝置106及該隔離區域104之間。相反的，“未疊置”裝置(如在第2C圖中所顯示)是其中沒有虛設裝置108定位在該待測試裝置106及該隔離區域104之間之裝置。“未疊置”裝置亦可稱為是“淺溝槽隔離(STI)界限的”。如同所示，所需的堆疊缺陷114為完全地形成於在該主動區域102A上方之很多電晶體裝置內，例如，詳見該虛線區域116。然而，此類堆疊缺陷114是缺乏的或者僅部分形成於鄰接該隔離區域104之邊緣之該疊置電晶體(在虛線圈117中)之源極/汲極區域內。也就是說，疊置源極/汲極區域110/112上有SMT堆疊缺陷114，而未疊置源極/汲極區域110/112上沒有SMT堆疊缺陷114。
第2B圖描述擴散長度為80奈米之情況。該待測試裝置106形成在該主動區域102A之上方並且該虛設裝置108為部分形成在該主動區域102A上且部分在該隔
離區域104上(意即另一個疊置裝置情況)。如同所示，所需的堆疊缺陷119僅部分形成於在該主動區域102A上方之電晶體裝置內，例如，參見虛線區域118。沒有裝置顯示如同在第2A圖中之裝置所描述之該所需的、完全形成的堆疊缺陷114。相信這是因為該相對小的擴散長度及接近自由表面，意即，該主動區域102A之邊緣，而已經發生可以允許存在於主動區域102A內之應力之至少部分應力釋放。
第2C圖描述擴散長度為59奈米之情況。如同所示，只有該待測試裝置106形成於該主動區域102A之上方。該虛設裝置108為完全形成於該隔離區域104之上方(意即，“未疊置”裝置情況)。如同顯示，該圖示缺乏任何所需的堆疊缺陷114於該電晶體裝置之源極/汲極區域內，如同在該虛線區域120內所顯示。相信這是因為小的擴散長度及接近自由表面，意即，該主動區域102A之邊緣，而已經發生可以允許存在於主動區域102A內之該應力之實質上完全的應力釋放。遺憾的是，在第2C圖中所描述之情況造成在第2C圖中所顯示之裝置之電氣效能特性相較於在第2A至2B圖中所顯示之裝置之顯著的退化。具體而言，在平均上，描述於第2C圖中之配置造成顯示於第2C圖中之裝置之直流(DC)驅動電流相對於顯示於第2A至2B圖中之裝置(該裝置對於在第2A至2B圖中所顯示之該裝置配置近乎相同)之驅動電流的減少大約12%。
一些先前技藝的方法已經嘗試改良所需的應力於N型電晶體內之形成。其中一個先前技藝包含作為應力記憶層之富含氫的氮化矽層之形成，努力形成該所需的堆疊缺陷114於N型裝置內。然而，此類嘗試通常已經造成僅有或至多該所需的堆疊缺陷114於該裝置之源極/汲極區域內之部分形成並且僅用於疊置裝置。未疊置裝置並未呈現使用這種先前技藝方法之任何明顯的堆疊缺陷。
第3A至3J圖描述當製造電晶體裝置時可以採用之本發明所揭示之應力記憶技術之各種例示性的實施例。第3A圖為例示性的NMOS電晶體200在製造前期之簡化的圖示。該電晶體200形成於半導體基板210之主動區域之內及上方，該半導體基板210是藉由形成在該基板210內之例示性的溝槽隔離結構212所定義。該基板210可以具有各種的配置，諸如該描述的塊體矽配置。該基板210亦可以具有包含塊體矽層、埋入絕緣層及主動層之絕緣層覆矽(silicon-on-insulator，SOI)配置，其中半導體裝置是形成於該主動層之內及上方。因此，基板或半導體基板之名詞應該瞭解為含括所有的半導體基板。該基板210亦可以由矽以外之材料所製成。
在第3A圖中所描述之製造的時點上，該電晶體200包含概要描述的閘極結構220，該閘極結構220通常包含例示性的閘極絕緣層220A及例示性的閘極電極220B。該閘極絕緣層220A可以由各種不同的材料所組成，諸如，例如，二氧化矽、所謂高k值(介電常數k大於10)
絕緣材料等等。同樣地，該閘極電極220B亦可以是諸如多晶矽或非晶矽之材料，或可以由一個或一個以上之作為該閘極電極220B之金屬層所組成。熟習該項技藝之人士在完全閱讀本發明應用後將會瞭解，描述於該圖示中之該電晶體200之該閘極結構220，意即該閘極絕緣層220A及該閘極電極220B，是意在以自然的形式而代表呈現。意即，該閘極結構220可以由各種不同的材料所組成並且該材料可以具有不同的配置，並且該閘極結構220可以使用不論是所謂的“閘極優先”或“替代性閘極”的加工技術而製造。為了容易解釋，該例示性的電晶體將描述為具有多晶矽閘極電極220B，然而，本發明不應該考量為限定於此類例示性的實施例上。
繼續參考第3A圖，該圖示亦描述襯墊層225、閘極覆蓋層227，例如氮化矽、及所謂的延伸植入區域222A。該延伸植入區域222A為藉由透過光阻遮罩(未顯示)執行離子植入製程而形成於該基板210內，意即，藉由對於該NMOS電晶體200植入N型摻雜。雖然在第3A圖中所描述之製造的時點並未說明環狀植入區域於該圖示中，但所謂的環狀植入區域(未顯示)通常已經藉由執行有角度的離子植入製程(對於NMOS電晶體利用P型摻雜)而形成於該基板210內。在第3A圖中所描述之該電晶體200之各種結構及區域可以藉由執行已知的製程而形成。例如，該閘極結構220可以藉由沉積各種材料層並且接著執行一道或一道以上的蝕刻製程而形成以定義出該閘極結構
220以及該閘極覆蓋層227之基本的堆疊層。該襯墊層225可以由相對薄的材料層，例如，2至3奈米的二氧化矽而組成，該二氧化矽是藉由執行保形的化學氣相沉積(Chemical Vapor Deposition，CVD)製程而形成。
第3B圖描述在執行數個額外的製程操作後之裝置200。首先，側壁間隔件226為形成鄰接該閘極結構220。該側壁間隔件226可以藉由沉積一層間隔材料，例如氮化矽，並且之後在該間隔件材料層上執行各向異性蝕刻製程而形成以便造成在第3B圖中所描述之間隔件226。該間隔件226之基本厚度及寬度可以視該特定的應用而改變。接著，在其中一個特殊的製造流程中，非晶質化植入製程230可以使用各種元素而執行，例如鍺、矽、氟等等。在其中一個實施例中，該非晶質化植入製程230可以使用具有大約10至100keV的植入能量及大約1e14至1e16ions/cm2的摻雜劑量之鍺或矽而執行。在其中一個非常特殊的例子中，該非晶質化植入製程可以使用具有大約55keV的植入能量及大約3e14的摻雜劑量之鍺而執行。雖然從該圖面中所呈現該非晶質化區域230A已替代或移除部分的該延伸植入區域222A，但事實並非如此，因為在該延伸植入區域222A內之植入的摻雜材料實質上仍然在如同原始植入之相同的位置內(如同由該虛線所顯現的)。該非晶質化區域230A之深度可以視該特殊的應用而改變，例如如同其中一個例子的30至80奈米。
第3C圖描述在執行VII族植入製程232之
後之裝置200，以形成植入區域232A於該裝置200之該源極/汲極區域之面積內的該基板210內。該VII族植入製程232可以使用各種元素而執行。在其中一實施例中，該VII族植入製程232可以使用來自該週期表元素，諸如氟之材料而執行。在某些應用中，分離的非晶質化植入步驟230及分離的VII族植入步驟232可不需要執行。意即，在某些例子中，單一植入製程可以充當該非晶質化植入製程230及該VII族植入製程232兩者之目的，例如，氟可以植入以非晶質化該源極/汲極區域以及以一般性導入該VII族材料進入該源極/汲極區域內。當然，該VII族材料之植入能量及植入劑量可以視所選擇的精確製造流程而改變。即使當執行分離的VII族植入製程232時，該VII族植入製程232之植入能量及植入劑量可以視該應用而改變。在其中一項例示性的實施例中，其中氟為在該VII族植入製程232中之該植入材料，該植入能量範圍可以從大約1至30keV並且氟的劑量可以落在大約1e14至1e16ions/cm2之範圍內。在該描述的例子中，該VII族植入製程232是在該非晶質化植入製程230之後而執行。然而，若有需求，該VII族植入製程232可以在該非晶質化植入製程230之前而執行。此外，該植入區域232A之深度可以依該應用而改變。通常，當該植入順序(無論何種順序)完成時，該植入區域232A之深度應該使得該大量主要的植入區域232A將位在該非晶質化區域230A之內。在第3C圖中並未做嘗試以顯示該非晶質化區域230A以便不致使該圖示太
過複雜化。
第3D圖描述在數個製程操作執行之後之該裝置200。首先，執行蝕刻製程以移除該襯墊層225之曝露的部分。接著，襯墊層234，例如薄的(大約4奈米)二氧化矽襯墊層，為藉由執行化學氣相沉積或原子層沉積製程而均勻地沉積在該裝置200上。接著，覆蓋材料層236形成在該電晶體200之上方。該覆蓋材料層236可以由諸如氮化矽之材料所組成並且該覆蓋材料層236可以具有大約20至80奈米之厚度。該覆蓋材料層236可以形成具有或不具有任何本質應力。
如同在第3E圖中所顯示，退火製程240(例如，在惰性大氣(例如，氮氣)下至少大約600℃而持續大約10分鐘)在該裝置200上執行。如同所描述，該退火製程240造成概要性描述的堆疊缺陷242之形成於該裝置200之該源極/汲極區域內。在該描述的例子中，該裝置具有大約80奈米之非常小的擴散長度，並且該閘極結構220具有大約20至40奈米之臨界尺寸，意即，在支配包含該裝置200之積體電路產品之製造的設計準則下所允許之最小尺寸。然而，使用上文所描述之新穎的植入製程232，完全形成的堆疊缺陷242建立在該裝置200上，其中該堆疊缺陷242並未建立在使用傳統製造製程之類似尺寸的裝置之上。參見第2C圖及該上述的討論。
第3F圖為使用在本發明所揭示之方法所製造之元件之穿透式電子顯微鏡照片，其中該植入製程232
在該非晶質化植入製程230之後而執行。如同所描述的，對照先前技藝的加工技術，該裝置呈現完全形成的堆疊缺陷242。例如，堆疊缺陷242形成在裝置200之源極/汲極區域的面積中之該基板210中的植入區域232A內。在不嘗試限定本文所揭示之本發明下，熟習該項技藝之人士相信VII族材料之導入，諸如氟，進入該基板將降低用於此類堆疊缺陷242之形成能量。因此，對於具有小的擴散長度尺寸之裝置，該堆疊缺陷242仍然會形成，即使該堆疊缺陷242是位在鄰接該基板210中的主動區域之自由表面，意即，在該主動區域及該隔離材料之間之介面處。當然，對於具有位在遠離該主動區域之邊緣處之較長的擴散長度之裝置，所需的堆疊缺陷242仍然將形成。如同上文所強調的，顯示於第2C圖中之小的擴散長度裝置呈現該裝置之電氣效能特性之顯著的衰退，例如，顯示於第2C圖中之裝置之直流驅動電流相對於顯示於第2A至2B圖之裝置(該圖式對於顯示於第2A至2B圖中之裝置配置是近乎相同的)之驅動電流減少大約12%。然而，使用在本發明所揭示之新穎的VII族植入製程232，其中氟使用作為該植入材料，就尺寸上近乎符合在第2C圖中所顯示之裝置的裝置200則呈現較佳的相對電氣效能。尤其，本發明對於該裝置200(對於各種擴散長度)具有大約10%之較低的直流驅動電流損失，相對於使用在揭露於本申請案之先前技術章節中之先前技藝方法所形成之具有長的擴散長度(239奈米)參考裝置。此外，相較於使用在本申請案之先前技術章節中所揭示之先前技藝方法所形成之該裝置，使用在本發明所揭示之方法所形成的裝置200呈現
臨界電壓位準之較少的衰退，例如，相對於具有長的擴散長度(239奈米)之參考裝置，對於在本文所揭示之裝置(用於各種的擴散長度)的臨界電壓位準有大約20mV較少的改變。
第3G圖描述在該覆蓋材料層236及該襯墊層234藉由執行一道或一道以上之蝕刻製程而依序地由該裝置200移除之後之該裝置200。
第3H圖描述在磊晶沉積製程執行之後以成長額外的半導體材料244於該裝置200之該源極/汲極區域之上的該裝置200。該半導體材料244將構成該電晶體200之最後升起的源極/汲極區域之上方部分。該半導體材料244可以由各種不同的材料所組成，例如，矽、鍺矽、碳矽、磷矽、磷碳矽等等。
第3I圖描述在深源極/汲極植入製程250執行之後的該裝置200，以導入該所需的摻雜材料250A進入該裝置200之源極/汲極區域內。
第3J圖描述在執行退火製程以修復針對該基板210之結晶結構的損壞並且以活化該植入的摻雜材料之後的該裝置。這種退火製程修復該非晶質化區域230A，意即，該非晶質化區域230A恢復成該基板之原始的結晶結構。在第3J圖中所描述之加工的時點上，額外的加工操作可以執行以使該裝置併入積體電路內，例如，源極/汲極接觸之形成、閘極接觸之形成及在該裝置200上方之各種金屬化層之形成。
應該要注意的是，熟習該項技藝之人士將會察覺到，本發明並不限定於其中升起的源極/汲極區域所形成之裝置200。在其中該裝置200包含傳統未升起的源極/汲極區域之應用中，該上文描述的VII群植入製程232在該上文描述的深源極/汲極植入製程250執行之後可以執行。在此類的例子中，該方法接著將包含該襯墊層234及覆蓋材料層236之形成並且接著執行該上述描述的退火製程240以產生該所需的堆疊缺陷242。
上文所揭露之該特定的實施例僅為例示性說明，因為本發明顯而易見地對於熟習該項技藝之人士在具有本文在此所教示之優點後，可以做不同但是等同方式的修正及實施。例如，上文所提到的製程步驟可以以不同的順序而執行。再者，本發明並非意在限定在本文中所顯示之架構或設計之細節，而是由下文的申請專利範圍做描述。因此，顯然地上文所揭示之該特定的實施例可以做改變或變更，並且所有此類的變化皆在本發明所考量的範疇及精神之內。應注意的是使用的名詞，諸如在本說明書中用以描述各種製程或結構之“第一”、“第二”、“第三或“第四”及在該附加的申請專利範圍中僅使用做為針對此類步驟/結構之概略的參考並且並不是必要地意指此類步驟/結構是以該排列順序而執行/形成。當然，視該確切的申請專利範圍表達方式而定，此類製程之排列順序可能是需要或者不需的。因此，在本發明所尋求之保護是在如同於下文的申請專利範圍所提出。
200‧‧‧NMOS電晶體(電晶體)(裝置)
210‧‧‧半導體基板(基板)
212‧‧‧溝槽隔離結構
225‧‧‧襯墊層
226‧‧‧側壁間隔件(間隔件)
227‧‧‧閘極覆蓋層
232A‧‧‧植入區域
234‧‧‧襯墊層
236‧‧‧覆蓋材料層
240‧‧‧退火製程
242‧‧‧堆疊缺陷
LOD‧‧‧擴散長度
Claims (25)
- 一種形成包括閘極結構及複數個源極/汲極區域的電晶體裝置之方法，該方法包括：以摻雜材料執行源極/汲極延伸離子植入製程，藉以形成摻雜的延伸植入區域於該源極/汲極區域內；以VII族材料執行VII族材料離子植入製程於該源極/汲極區域上；在執行該VII族材料離子植入製程後，形成覆蓋材料層於該源極/汲極區域上方；在該覆蓋材料層就定位時，執行退火製程，以便形成堆疊缺陷於該源極/汲極區域內；移除該覆蓋材料層；在移除該覆蓋材料層之後，形成用於該源極/汲極區域之磊晶半導體材料；在形成該磊晶半導體材料之後，以摻雜材料執行深源極/汲極離子植入製程；以及執行第二退火製程，以活化從該深源極/汲極離子植入製程植入的摻雜材料。
- 如申請專利範圍第1項所述之方法，其中，該電晶體為N型金屬氧化物半導體電晶體。
- 如申請專利範圍第1項所述之方法，其中，該閘極結構包括高k值閘極絕緣層及包括至少一層金屬之閘極電極。
- 如申請專利範圍第1項所述之方法，其中，該閘極結構包括二氧化矽閘極絕緣層及包括一層多晶矽之閘極電極。
- 如申請專利範圍第1項所述之方法，其中，該VII族材料為氟。
- 如申請專利範圍第1項所述之方法，更包括在執行該VII族材料離子植入製程之前執行非晶質化離子植入製程於該源極/汲極區域上。
- 如申請專利範圍第1項所述之方法，更包括在執行該VII族材料離子植入製程之後執行非晶質化離子植入製程於該源極/汲極區域上。
- 如申請專利範圍第1項所述之方法，其中，該VII族材料離子植入製程係非晶質化該源極/汲極區域的一部分。
- 如申請專利範圍第6項所述之方法，其中，該非晶質化離子植入製程係使用鍺或矽而執行。
- 如申請專利範圍第1項所述之方法，其中，該退火製程係執行於在至少大約600℃之溫度之惰性製程環境。
- 如申請專利範圍第1項所述之方法，其中，該VII族材料離子植入製程係使用落在1至30keV的範圍內之植入能量及落在1e14至1e16離子/平方公分的範圍內之該VII族材料之劑量而執行。
- 如申請專利範圍第6項所述之方法，其中，該非晶質化植入製程係使用落在大約10至100keV的範圍內之 植入能量及大約1e14至1e16離子/平方公分之植入劑量而執行。
- 一種形成包括閘極結構及複數個源極/汲極區域的電晶體裝置之方法，該方法包括：以摻雜材料執行源極/汲極延伸離子植入製程，藉以形成摻雜的延伸植入區域於該源極/汲極區域內；執行非晶質化離子植入製程於該源極/汲極區域上；以VII族材料執行VII族材料離子植入製程於該源極/汲極區域上；在執行該VII族材料離子植入製程後，形成覆蓋材料層於該源極/汲極區域上方；於該覆蓋材料層就定位時，執行退火製程，以便形成堆疊缺陷於該源極/汲極區域內；移除該覆蓋材料層；在移除該覆蓋材料層之後，形成用於該源極/汲極區域之磊晶半導體材料；在形成該磊晶半導體材料之後，以摻雜材料執行深源極/汲極離子植入製程；以及執行第二退火製程，以活化從該深源極/汲極離子植入製程植入的N型摻雜材料。
- 如申請專利範圍第13項所述之方法，其中，該VII族材料為氟。
- 如申請專利範圍第13項所述之方法，其中，該非晶質化離子植入製程係在執行該VII族材料離子植入製程之前而執行。
- 如申請專利範圍第13項所述之方法，其中，該非晶質化離子植入製程係在執行該VII族材料離子植入製程之後而執行。
- 如申請專利範圍第13項所述之方法，其中，該非晶質化離子植入製程係使用鍺或矽而執行。
- 如申請專利範圍第13項所述之方法，其中，該退火製程係執行於在至少大約600℃之溫度之惰性製程環境。
- 一種形成包括閘極結構及複數個源極/汲極區域的N型金屬氧化物半導體電晶體裝置之方法，該方法包括：以N型摻雜材料執行源極/汲極延伸離子植入製程，藉以形成摻雜的延伸植入區域於該源極/汲極區域內；執行非晶質化離子植入製程於該源極/汲極區域上；執行氟離子植入製程於該源極/汲極區域上；在執行該氟離子植入製程後，形成覆蓋材料層於該源極/汲極區域上方；在該覆蓋材料層就定位時，執行退火製程，以便形成堆疊缺陷於該源極/汲極區域內移除該覆蓋材料層；在移除該覆蓋材料層之後，形成用於該源極/汲 極區域之磊晶半導體材料；在形成該磊晶半導體材料之後，以摻雜材料執行深源極/汲極離子植入製程；以及執行第二退火製程，以活化從該深源極/汲極離子植入製程植入的摻雜材料。
- 如申請專利範圍第19項所述之方法，其中，該覆蓋材料層為一層氮化矽。
- 如申請專利範圍第19項所述之方法，其中，該非晶質化離子植入製程係在該氟離子植入製程之前而執行。
- 如申請專利範圍第19項所述之方法，其中，該非晶質化離子植入製程係在該氟離子植入製程之後而執行。
- 如申請專利範圍第19項所述之方法，其中，該非晶質化離子植入製程係使用鍺、矽或氟而執行。
- 如申請專利範圍第19項所述之方法，其中，該退火製程係執行於在至少大約600℃之溫度之惰性製程環境。
- 如申請專利範圍第19項所述之方法，其中，該氟離子植入製程係使用落在1至30keV的範圍內之植入能量及落在1e14至1e16離子/平方公分的範圍內之氟之劑量而執行。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/304,017 US9231079B1 (en) | 2014-06-13 | 2014-06-13 | Stress memorization techniques for transistor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201546907A TW201546907A (zh) | 2015-12-16 |
| TWI569330B true TWI569330B (zh) | 2017-02-01 |
Family
ID=54836861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104111201A TWI569330B (zh) | 2014-06-13 | 2015-04-08 | 用於電晶體裝置之改良應力記憶技術 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9231079B1 (zh) |
| CN (1) | CN105280501A (zh) |
| TW (1) | TWI569330B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9299838B2 (en) * | 2011-10-24 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOSFETs with multiple dislocation planes |
| US10778422B2 (en) | 2016-07-13 | 2020-09-15 | International Business Machines Corporation | Lithographically defined intrinsic identifier |
| KR102414957B1 (ko) | 2018-06-15 | 2022-06-29 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US11728383B2 (en) * | 2020-09-25 | 2023-08-15 | Applied Materials, Inc. | Localized stressor formation by ion implantation |
| FR3121276B1 (fr) * | 2021-03-26 | 2023-11-24 | Commissariat Energie Atomique | Procédé de réalisation d’un dispositif microélectronique |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8343825B2 (en) * | 2011-01-19 | 2013-01-01 | International Business Machines Corporation | Reducing dislocation formation in semiconductor devices through targeted carbon implantation |
| CN103855028A (zh) * | 2012-12-04 | 2014-06-11 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386097B (zh) * | 2010-09-01 | 2013-08-14 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| CN102468164B (zh) * | 2010-10-29 | 2014-10-08 | 中国科学院微电子研究所 | 晶体管及其制造方法 |
| US8723266B2 (en) * | 2011-12-13 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pinch-off control of gate edge dislocation |
| CN103545207B (zh) * | 2012-07-11 | 2017-07-11 | 中国科学院微电子研究所 | 半导体器件制造方法 |
-
2014
- 2014-06-13 US US14/304,017 patent/US9231079B1/en not_active Expired - Fee Related
-
2015
- 2015-04-08 TW TW104111201A patent/TWI569330B/zh not_active IP Right Cessation
- 2015-06-15 CN CN201510329397.3A patent/CN105280501A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103855028A (zh) * | 2012-12-04 | 2014-06-11 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150364570A1 (en) | 2015-12-17 |
| US9231079B1 (en) | 2016-01-05 |
| TW201546907A (zh) | 2015-12-16 |
| CN105280501A (zh) | 2016-01-27 |
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