CN108630535A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供衬底；在所述衬底表面形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层；对所述栅极材料层进行第一离子掺杂，所述第一离子掺杂采用的第一掺杂离子能够提高P型掺杂离子在所述栅极材料层内的分凝系数；对所述栅极材料层进行第二离子掺杂，所述第二离子掺杂采用的第二掺杂离子为P型掺杂离子。上述半导体结构及其形成方法能够避免栅极耗尽，提高半导体结构的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
现有技术在PMOS器件中，通常对栅极进行P型离子掺杂以调整晶体管的栅极与衬底之间的功函数，从而达到调节PMOS阈值电压的目的。为了实现栅极的电接触，PMOS器件的栅极顶部会形成金属接触层。所述金属接触层通常为金属硅化物。
在3D NAND的工艺过程中，由于大的热预算，需要采用较为稳定的WSi2作为栅极接触层。PMOS器件的栅极的P型离子掺杂，通常采用B离子掺杂，然而，B在WSi2中分凝系数高，扩散速率快，导致B穿越WSi2层和栅极的界面，进入到WSi2层中并在WSi2层中聚积，引起栅极耗尽，从而造成PMOS器件的阈值电压漂移，影响PMOS晶体管的性能，从而无法满足高速大容量电路的需求。
如何避免栅极耗尽问题，提高半导体结构的性能，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其形成方法，以提高所述半导体结构的性能。
本发明提供一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底表面形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层；对所述栅极材料层进行第一离子掺杂，所述第一离子掺杂采用的第一掺杂离子能够提高P型掺杂离子在所述栅极材料层内的分凝系数；对所述栅极材料层进行第二离子掺杂，所述第二离子掺杂采用的第二掺杂离子为P型掺杂离子。
可选的，所述第一掺杂离子包括C和Ge中的至少一种。
可选的，所述第一离子掺杂包括多次掺杂步骤。
可选的，所述多次注入步骤中，不同掺杂步骤的掺杂深度不同。
可选的，所述第一离子掺杂使得所述栅极材料层的各个位置处均掺杂有所述第一掺杂离子。
可选的，所述第二掺杂离子包括B或BF2中的至少一种。
可选的，所述第一离子掺杂和第二离子掺杂均采用离子注入工艺进行。
可选的，还包括：在完成所述第一离子掺杂和所述第二离子掺杂之后，对所述栅极材料层进行退火处理。
可选的，所述退火处理的温度范围为950℃～1100℃。
可选的，还包括：刻蚀所述栅极材料层和栅介质材料层，形成栅极结构，所述栅极结构包括：位于所述衬底表面的栅介质层和位于所述栅介质层表面的栅极；在所述栅极结构两侧的衬底内形成源极和漏极。
可选的，还包括：在所述栅极的顶部表面形成栅极接触层。
可选的，还包括：在对所述栅极材料层进行第二离子掺杂之后，在所述栅极材料层表面形成金属接触层；刻蚀所述金属接触层、栅极材料层和栅介质材料层，形成栅极结构和位于所述栅极结构顶部表面的栅极接触层，所述栅极结构包括：位于所述衬底表面的栅介质层和位于所述栅介质层表面的栅极；在所述栅极结构两侧的衬底内形成源极和漏极。
可选的，所述栅极接触层的材料包括钨硅化物和镍硅化物中的至少一种。
本发明的技术方案还提供一种半导体结构，包括：衬底；位于所述衬底表面的栅极结构，所述栅极结构包括位于衬底表面的栅介质层和位于所述栅介质层表面的栅极；所述栅极内掺杂有第一掺杂离子和第二掺杂离子，所述第二掺杂离子为P型掺杂离子，所述第一掺杂离子能够提高所述P型掺杂离子在所述栅极内的分凝系数。
可选的，所述第一掺杂离子包括C和Ge中的至少一种。
可选的，所述第一掺杂离子分布于所述栅极的各个位置处。
可选的，所述第二掺杂离子包括B或BF2中的至少一种。
可选的，还包括：位于所述栅极结构两侧的衬底内的源极和漏极。
可选的，还包括：位于所述栅极顶部表面的栅极接触层。
可选的，所述栅极接触层的材料包括钨硅化物和镍硅化物中的至少一种。
本发明的半导体结构及其形成方法，在栅极材料层中掺杂第一掺杂离子，所述第一掺杂离子能够提高P型掺杂离子在栅极材料层中的分凝系数，从而使得所述栅极材料层在进行P型掺杂离子掺杂后，保持较高的P型掺杂离子浓度，避免栅极耗尽问题，从而提高半导体结构的性能。
附图说明
图1至图5为本发明的半导体结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
请参考图1，提供衬底100；在所述衬底100表面形成栅介质材料层101和位于所述栅介质材料层110表面的栅极材料层120。
所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体材料作为衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。所述衬底100内还形成有掺杂阱101，该具体实施方式中，所述衬底100的掺杂阱101为N型掺杂阱，后续在所述掺杂阱101上形成PMOS晶体管。
依次在所述衬底100表面形成栅介质材料层110和栅极材料层120，所述栅介质材料层110的材料可以为氧化硅、氧化铪、氧化锆等介质材料，可以采用热氧化、化学气相沉积工艺或原子层沉积工艺形成所述栅介质材料层。所述栅极材料层120的材料可以为多晶硅、碳化硅、锗硅等半导体材料，可以采用化学气相沉积工艺形成所述栅极材料层120。在该具体实施方式中，所述栅介质材料层110的材料为氧化硅，采用热氧化工艺形成；所述栅极材料层120的材料为多晶硅，采用化学气相沉积工艺形成。
请参考图2，对所述栅极材料层120进行第一离子掺杂，所述第一离子掺杂的第一掺杂离子能够提高P型掺杂离子在所述栅极材料层120内的分凝系数。
所述第一掺杂离子包括C和Ge中的至少一种，例如，所述第一离子掺杂可以对所述栅极材料层120进行C离子掺杂或者Ge离子掺杂；所述第一离子掺杂还可以同时对所述栅极材料层120掺杂C离子和Ge离子，或者先后掺杂C离子和Ge离子。
所述第一离子掺杂可以采用离子注入或扩散工艺实现。
本具体实施方式中，采所述第一离子掺杂为单次的C离子注入。具体的，采用的C离子能量为5keV～25keV，掺杂浓度为5E18cm-3～1E20cm-3。
在另一具体实施方式中，所述第一离子掺杂对所述栅极材料层120同时注入C离子和Ge离子，其中，C离子能量为5keV～25keV，掺杂浓度为5E18cm-3～1E20cm-3；Ge离子能量为10keV～20keV，掺杂浓度为1E18cm-3～1E19cm-3。
所述第一掺杂离子能够提高P型掺杂离子在所述栅极材料层120内的分凝系数，为了能够使得所述P型掺杂离子在所述栅极材料层120内各个位置处均具有较高的分凝系数，以使得P型掺杂离子能够均匀分布于所述栅极材料层120内，可以通过控制所述第一离子掺杂的工艺参数，使得所述栅极材料层120的各个位置处均掺杂有所述第一掺杂离子，较佳的，所述栅极材料层120各位置处的第一掺杂离子分布浓度均匀。为了满足特定的电性能要求，所述第一掺杂离子的浓度还可以沿所述栅极材料层120的厚度阶梯分布，自所述栅极材料层120的顶部表面自衬底100表面，所述第一掺杂离子的浓度逐渐变大，或者自所述栅极材料层120的顶部表面自衬底100表面，所述第一掺杂离子的浓度逐渐变小。
在其他具体实施方式中，为了能够确保第一掺杂离子能够分布在所述栅极材料层120的各个位置处，所述第一离子掺杂包括多次掺杂步骤，例如包括多次注入步骤。可以逐次调整各个掺杂步骤的掺杂参数，使得所述多次掺杂步骤中，不同掺杂步骤的注入深度不同，最终使得掺杂的第一掺杂离子能够分布于所述栅极材料层120的各个位置处。通过多次掺杂步骤实现所述第一离子掺杂，还能够调整所述栅极材料层120的各个深度位置处的第一掺杂离子的浓度分布。在采用离子注入工艺实现第一离子掺杂的过程中，通过多次注入步骤实现第一离子掺杂，可以降低单次注入步骤的注入能量，从而减少所述第一离子掺杂对所述栅极材料层120造成的注入损伤。较佳的，所述第一离子掺杂包括1～5次注入步骤，以避免注入步骤过多，造成工艺时间过长。
请参考图3，对所述栅极材料层120进行第二离子掺杂，所述第二离子掺杂采用的第二掺杂离子为P型掺杂离子。
所述P型掺杂离子包括B或BF2中的至少一种。所述P型掺杂离子用于调整所述栅极材料层120与衬底100之间的功函数。所述第二离子掺杂可以采用离子注入或扩散工艺实现。
本具体实施方式中，所述第二离子掺杂在第一离子掺杂之后进行，所述第二离子掺杂采用的第二掺杂离子为B，采用离子注入工艺，B能量为2keV～6keV，掺杂浓度为1E19cm-3～1E20cm-3。与BF2相比，B离子不易向栅介质材料层110内扩散，有利于提高半导体结构的性能。
在其他具体实施方式中，所述第二离子掺杂还可以在所述第一离子掺杂之前进行。
在完成所述第一离子掺杂和所述第二离子掺杂之后，还包括：对所述栅极材料层120进行退火处理，以激活所述栅极材料层120内的第一掺杂离子和第二掺杂离子，同时还可以修复所述栅极材料层120内在注入过程中产生的损伤。所述退火处理温度不能过高，避免所述第一掺杂离子和第二掺杂离子向所述栅介质层110和衬底100内扩散。在一个具体实施方式中，所述退火处理的温度范围为950℃～1100℃。
请参考图4，刻蚀所述栅极材料层120(请参考图3)和栅介质材料层(请参考图3)，形成栅极结构，所述栅极结构包括：位于所述衬底100表面的栅介质层111和位于所述栅介质层111表面的栅极121；在所述栅极结构两侧的衬底100内形成源极421和漏极422。
可以在所述栅极材料层120表面形成定义栅极结构位置和图形的图形化掩膜层，以所述图形化掩膜层为掩膜，刻蚀所述栅极材料层120形成栅极121，以及刻蚀所述栅介质材料层110形成栅介质层111。
在形成所述栅极结构之后，还包括在所述栅极结构的侧壁表面形成侧墙410，以保护所述栅极结构的侧壁。再对所述栅极结构两侧的衬底100进行离子掺杂，形成晶体管的源极421和漏极422。该具体实施方式中，形成的半导体结构为PMOS晶体管，所述源极421和漏极422均为P型掺杂，且形成于所述掺杂阱101内。所述源极421和漏极422外侧通常还形成有浅沟槽隔离结构(图中未示出)。
请参考图5，在所述栅极121顶部表面形成栅极接触层510。
本具体实施方式中，在所述栅极121顶部表面形成栅极接触层510的同时，还在所述源极421表面形成源极接触层521，在所述漏极422表面形成漏极接触层522。
所述栅极接触层510、源极接触层521和所述栅极接触层510的形成方法包括：在所述源极421、漏极422以及栅极121表面形成金属层之后，进行退火，使得所述金属层与源极421、漏极422以及栅极121的表面材料进行反应形成接触层；然后去除未反应的金属层。
所述栅极接触层510、源极接触层521和漏极接触层522的材料通常采用金属半导体化物材料，例如金属硅化物材料，包括：钨硅化物以及镍硅化物中的至少一种。
在热预算较高的半导体工艺中，通常采用更为稳定的钨硅化物作为所述栅极接触层510、源极接触层521和漏极接触层522的材料。该具体实施方式中，所述栅极接触层510、源极接触层521和漏极接触层522的材料为WSi2。
在其他具体实施方式中，在进行到图3所示步骤，对所述栅极材料层120进行第二离子掺杂之后，在所述栅极材料层120表面形成金属接触层；然后再对所述金属接触层、栅极材料层120以及栅介质材料层110进行刻蚀，形成栅极结构以及位于栅极结构顶部的栅极接触层。在形成所述栅极结构之后，再继续形成位于所述栅极结构两侧的衬底100内的源极和漏极，并且后续也无需在源极和漏极表面形成接触层。
上述具体实施方式中，由于在栅极掺杂了第一掺杂离子，能够提高P型掺杂离子在所述栅极内的分凝系数，因此，能够有效避免栅极内的第二掺杂离子向所述栅极接触层内扩散，使得所述栅极内的第二掺杂离子能够维持较高的掺杂浓度，避免栅极发生耗尽问题，从而提高形成的半导体结构的性能。
本发明的具体实施方式还提供一种半导体结构。
请参考图5，为本发明一具体实施方式的半导体结构的结构示意图。
所述半导体结构包括：衬底100；位于所述衬底100表面的栅极结构，所述栅极结构包括位于衬底100表面的栅介质层111和位于所述栅介质层111表面的栅极121；所述栅极121内掺杂有第一掺杂离子和第二掺杂离子，所述第二掺杂离子为P型掺杂离子，所述第一掺杂离子能够提高所述P型掺杂离子在所述栅极121内的分凝系数。
所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体材料作为衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。所述衬底100内还形成有掺杂阱101，该具体实施方式中，所述衬底100的掺杂阱101为N型掺杂阱，后续在所述掺杂阱101上形成PMOS晶体管。
所述栅介质层111的材料可以为氧化硅、氧化铪、氧化锆等介质材料，所述栅极121的材料可以为多晶硅、碳化硅、锗硅等半导体材料。在该具体实施方式中，所述栅介质层111的材料为氧化硅；所述栅极121的材料为多晶硅。
所述第一掺杂离子包括C和Ge中的至少一种。该具体实施方式中，所述第一掺杂离子为C，在所述栅极121内的掺杂浓度为5E18cm-3～1E20cm-3。在另一具体实施方式中，所述第一掺杂离子包括C和Ge，其中C离子掺杂浓度为5E18cm-3～1E20cm-3；Ge离子掺杂浓度为1E18cm-3～1E19cm-3。
所述第一掺杂离子能够提高P型掺杂离子在所述栅极121内的分凝系数，为了能够使得所述P型掺杂离子在所述栅极121内各个位置处均具有较高的分凝系数，以使得P型掺杂离子能够均匀分布于所述栅极121内，所述栅极121的各个位置处均掺杂有所述第一掺杂离子，较佳的，所述栅极121各位置处的第一掺杂离子分布浓度均匀。为了满足特定的电性能要求，所述第一掺杂离子的浓度还可以沿所述栅极121的厚度阶梯分布，自所述栅极121的顶部表面自衬底100表面，所述第一掺杂离子的浓度逐渐变大，或者自所述栅极121的顶部表面自衬底100表面，所述第一掺杂离子的浓度逐渐变小。
所述第二掺杂离子为P型掺杂离子，包括B或BF2中的至少一种。所述P型掺杂离子用于调整所述栅极121与衬底100之间的功函数。该具体实施方式中个，所述第二掺杂离子为B，掺杂浓度为1E19cm-3～1E20cm-3。
所述栅极结构的侧壁表面还形成有侧墙410，以保护所述栅极结构的侧壁。
该具体实施方式中，所述半导体结构为PMOS晶体管，所述源极421和漏极422均为P型掺杂，且位于所述掺杂阱101内。所述源极421和漏极422外侧通常还形成有浅沟槽隔离结构(图中未示出)。
所述栅极121顶部表面还形成有栅极接触层510，以及所述源极421表面形成有源极接触层521，所述漏极422表面形成有漏极接触层522。所述栅极接触层510、源极接触层521和漏极接触层522的材料通常采用金属半导体化物材料，例如金属硅化物材料，包括：钨硅化物、镍硅化物等。
在热预算较高的半导体工艺中，通常采用更为稳定的钨硅化物作为所述栅极接触层510、源极接触层521和漏极接触层522的材料。该具体实施方式中，所述栅极接触层510、源极接触层521和漏极接触层522的材料为WSi2。
上述具体实施方式的半导体结构中，由于所述半导体结构的栅极中掺杂有第一掺杂离子，能够提高P型掺杂离子在所述栅极内的分凝系数，因此，能够有效避免栅极内的第二掺杂离子向所述栅极接触层内扩散，使得所述栅极内的第二掺杂离子能够维持较高的掺杂浓度，避免栅极发生耗尽问题，从而提高形成的半导体结构的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层；
对所述栅极材料层进行第一离子掺杂，所述第一离子掺杂采用的第一掺杂离子能够提高P型掺杂离子在所述栅极材料层内的分凝系数；
对所述栅极材料层进行第二离子掺杂，所述第二离子掺杂采用的第二掺杂离子为P型掺杂离子。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子包括C和Ge中的至少一种。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂包括多次掺杂步骤。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述多次掺杂步骤中，不同掺杂步骤的掺杂深度不同。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂使得所述栅极材料层的各个位置处均掺杂有所述第一掺杂离子。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二掺杂离子包括B或BF2中的至少一种。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂和第二离子掺杂均采用离子注入工艺进行。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在完成所述第一离子掺杂和所述第二离子掺杂之后，对所述栅极材料层进行退火处理。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述退火处理的温度范围为950℃～1100℃。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：刻蚀所述栅极材料层和栅介质材料层，形成栅极结构，所述栅极结构包括：位于所述衬底表面的栅介质层和位于所述栅介质层表面的栅极；在所述栅极结构两侧的衬底内形成源极和漏极。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，还包括：在所述栅极的顶部表面形成栅极接触层。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在对所述栅极材料层进行第二离子掺杂之后，在所述栅极材料层表面形成金属接触层；刻蚀所述金属接触层、栅极材料层和栅介质材料层，形成栅极结构和位于所述栅极结构顶部表面的栅极接触层，所述栅极结构包括：位于所述衬底表面的栅介质层和位于所述栅介质层表面的栅极；在所述栅极结构两侧的衬底内形成源极和漏极。
13.根据权利要求11或12所述的半导体结构的形成方法，其特征在于，所述栅极接触层的材料包括钨硅化物和镍硅化物中的至少一种。
14.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底表面的栅极结构，所述栅极结构包括位于衬底表面的栅介质层和位于所述栅介质层表面的栅极；
所述栅极内掺杂有第一掺杂离子和第二掺杂离子，所述第二掺杂离子为P型掺杂离子，所述第一掺杂离子能够提高所述P型掺杂离子在所述栅极内的分凝系数。
15.根据权利要求14所述的半导体结构，其特征在于，所述第一掺杂离子包括C和Ge中的至少一种。
16.根据权利要求14所述的半导体结构，其特征在于，所述第一掺杂离子分布于所述栅极的各个位置处。
17.根据权利要求14所述的半导体结构，其特征在于，所述第二掺杂离子包括B或BF2中的至少一种。
18.根据权利要求14所述的半导体结构，其特征在于，还包括：位于所述栅极结构两侧的衬底内的源极和漏极。
19.根据权利要求14所述的半导体结构，其特征在于，还包括：位于所述栅极顶部表面的栅极接触层。
20.根据权利要求14所述的半导体结构，其特征在于，所述栅极接触层的材料包括钨硅化物和镍硅化物中的至少一种。
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