CN108630543A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构，所述栅极结构包括栅极层和位于栅极层上的栅极侧墙，所述栅极结构两侧基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层，所述介质层覆盖所述栅极结构的侧壁，且所述介质层暴露出栅极侧墙顶部；去除所述栅极侧墙，在所述介质层和栅极层之间形成侧墙开口；对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。所述方法能够降低口袋区离子注入的难度，且形成的口袋区性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的不断提高，半导体器件的特征尺寸逐渐减小，MOS晶体管的沟道长度也逐渐减小，栅介质层的厚度也在不断减小。由于栅极电压不会持续降低(目前至少为1V)，使得所述栅介质层受到的电场强度变大，与时间相关的介质击穿(timedependent dielectric breakdown，TDDB)也更容易发生，且容易形成热载流子注入效应(Hot Carrier Injection，HCI)。现有技术中通常采用轻掺杂(Lightly Doped Drain，LDD)离子注入对热载流子注入效应进行优化。但是，轻掺杂离子注入易造成短沟道效应。
为了缓解短沟道效应，现有技术中，在形成LDD源/漏区后，对所述LDD源/漏区靠近沟道区的两侧再进行口袋区(Pocket)注入，所述口袋区注入的杂质离子的类型与LDD注入的杂质离子的类型相反，使得所述LDD源/漏区靠近沟道区的两侧的耗尽区变窄，能缓解短沟道效应。
然而，随着半导体器件集成度的进一步提高，所述口袋区离子注入变得困难，且形成的口袋区性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构包括栅极层和位于栅极层侧壁上的栅极侧墙，所述栅极结构两侧基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层，所述介质层覆盖所述栅极结构的侧壁，且所述介质层暴露出栅极侧墙顶部；去除所述栅极侧墙，在所述介质层和栅极层之间形成侧墙开口；对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。
可选的，所述源漏掺杂区的形成步骤包括：采用刻蚀工艺在所述栅极结构两侧的基底内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述源漏掺杂区。
可选的，所述选择性外延沉积工艺的工艺参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
可选的，所述栅极结构还包括：栅介质层；所述栅极层位于所述栅介质层上；栅极侧墙还位于栅介质层的侧壁上。
可选的，所述栅介质层的材料包括：氧化硅；所述栅极层的材料包括：硅。
可选的，所述栅介质层的材料包括：高K介质材料，所述高K介质材料的K值范围为：K值大于3.9；所述栅极层的材料包括：金属，所述金属包括：钨。
可选的，所述栅极结构、源漏掺杂区以及介质层的形成步骤包括：在所述基底上形成伪栅结构，所述伪栅结构包括伪栅极层以及位于所述伪栅极层侧壁上的栅极侧墙；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上形成介质层，所述介质层覆盖所述伪栅结构的侧壁，且所述介质层暴露出栅极侧墙顶部；形成所述介质层之后，去除伪栅极层形成伪栅开口；在所述伪栅开口内形成栅极层。
可选的，所述伪栅极层的材料包括：硅。
可选的，在形成所述介质层之后，形成伪栅开口之前，去除所述栅极侧墙形成侧墙开口；或者，在形成栅极结构之后，去除所述栅极侧墙形成侧墙开口。
可选的，所述伪栅结构还包括：伪栅介质层；所述伪栅极层位于所述伪栅介质层上；所述栅极侧墙还位于伪栅介质层的侧壁上；形成伪栅开口的步骤，还包括：去除伪栅极层之后，去除伪栅介质层。
可选的，所述伪栅介质层的材料包括：氧化硅。
可选的，在形成栅极结构之后，去除栅极侧墙形成所述侧墙开口。
可选的，去除所述栅极侧墙的工艺包括：各向异性刻蚀工艺。
可选的，所述各向异性刻蚀工艺的工艺参数包括：刻蚀气体包括CF4、CH3F和O2，其中，CF4的流量为5标准毫升/分～100标准毫升/分，CH3F的流量为8标准毫升/分～50标准毫升/分，O2的流量为10标准毫升/分～100标准毫升/分，射频功率为50瓦～300瓦，偏置电压为30伏～100伏，腔室压强为10毫托～2000毫托。
可选的，所述基底包括：衬底以及位于所述衬底上的鳍部；所述栅极结构横跨所述鳍部。
可选的，所述源漏掺杂区中具有掺杂离子；所述口袋区离子注入的工艺参数包括：注入离子的导电类型与源漏掺杂区中掺杂离子的导电类型相反，注入能量为2千电子伏～30千电子伏，注入离子的浓度为1.0e13原子数/平方厘米～1.0e15原子数/平方厘米，注入方向垂直于所述鳍部的延伸方向，且所述注入方向与衬底法线的夹角为：10度～30度。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构，包括：基底，所述基底上具有栅极结构，所述栅极结构包括栅极层，所述栅极结构两侧的基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层；位于所述介质层和栅极层之间的侧墙开口，位于所述侧墙开口底部基底内的口袋区。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，形成所述源漏掺杂区和介质层之后，去除所述栅极侧墙形成侧墙开口，所述侧墙开口用于后续对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。由于对所述侧墙开口底部的基底进行口袋区离子注入在形成所述源漏掺杂区之后形成，因此形成所述源漏掺杂区的高温工艺难以驱动后续形成的口袋区内的离子发生扩散，使得所述口袋区离子注入的浓度容易控制，所形成的口袋区的性能较好。所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
进一步，在形成源漏掺杂区的过程中，采用选择性外延沉积工艺在所述开口内形成外延层，所述选择性外延沉积工艺的工艺参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。所述外延层的形成工艺在对所述侧墙开口底部的鳍部进行口袋区离子注入之前进行，因此形成所述外延层的高温工艺以及较长时间的退火工艺难以驱动后续口袋区内的离子发生扩散，使得所述口袋区离子注入的浓度容易控制，所形成的口袋区的性能较好。所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
进一步，所述口袋区离子注入的注入方向垂直于所述鳍部的延伸方向，而栅极层横跨所述鳍部，因此，所述注入方向与所述栅极层的延伸方向平行，使得对所述侧墙开口底部的鳍部进行口袋区离子注入时，所述注入离子不会被侧墙开口的侧壁阻挡，即：对所述侧墙开口底部的鳍部进行口袋区离子注入时不易发生阴影效应。并且，注入方向与衬底法线的夹角为：10度～30度，使得鳍部顶部和侧壁的口袋区内的离子浓度均匀，所形成的口袋区的性能较好。所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有技术中口袋区离子注入困难，且形成的口袋区性能差。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底100上具有鳍部101和隔离层102，所述隔离层102的顶部表面低于所述鳍部101的顶部表面，且覆盖所述鳍部101的部分侧壁；形成横跨所述鳍部101的栅极结构103。
请参考图2，对所述栅极结构103两侧的鳍部101进行口袋区离子注入。
所述口袋区离子注入之后，还包括：形成源漏掺杂区。
然而，采用上述方法制备的半导体性能较差，原因在于：
上述方法中，对所述栅极结构103两侧的鳍部101进行口袋区离子注入在形成所述源漏掺杂区之前形成。所述源漏掺杂区的形成步骤包括：采用刻蚀工艺在所述栅极结构103两侧的鳍部101内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述源漏掺杂区。所述选择性外延沉积工艺的工艺参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。所述外延层的形成工艺在对所述栅极结构103两侧的鳍部101进行口袋区离子注入之后形成，因此所述外延层的形成过程中的退火工艺会驱动所述口袋区内的离子发生扩散，使得所述口袋区离子注入的浓度难以控制，所形成的口袋区的性能较差，所述口袋区改善短沟道效应的效果较差，所形成的半导体结构性能差。
对所述栅极结构103两侧的鳍部101进行口袋区离子注入时，所述口袋区离子注入的注入方向为沿垂直于所述栅极结构103的延伸方向。所述口袋区离子注入的注入方向使得注入离子易被栅极结构103阻挡，易发生离子注入的阴影效应。并且，随着半导体器件集成度的不断提高，相邻栅极结构103的间距不断减小，使得由相邻栅极结构103构成的沟槽的深宽比较大，使得阴影效应更加严重。即：对所述栅极结构103两侧的鳍部101进行口袋区离子注入变得越来越困难。所述口袋区离子注入难以注入到所述栅极结构103两侧的鳍部101内，使得所形成的口袋区的性能较差，进而使得所述口袋区改善短沟道效应的效果较差，所形成的半导体结构性能差。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构包括栅极层和位于栅极层侧壁上的栅极侧墙，所述栅极结构两侧基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层，所述介质层覆盖所述栅极结构的侧壁，且所述介质层暴露出栅极侧墙顶部；去除所述栅极侧墙，在介质层和栅极层之间形成侧墙开口；对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。
所述方法中，形成所述源漏掺杂区和介质层之后，去除所述栅极侧墙形成侧墙开口，所述侧墙开口用于后续对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。由于对所述侧墙开口底部的基底进行口袋区离子注入在形成所述源漏掺杂区之后形成，因此形成所述源漏掺杂区的高温工艺难以驱动后续形成的口袋区内的离子发生扩散，使得所述口袋区离子注入的浓度容易控制，所形成的口袋区的性能较好。所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
以下以后栅工艺为例，说明本发明半导体结构的形成方法。
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底200。
本实施例中，所述基底200包括：衬底201以及位于所述衬底201上的鳍部202。在其它实施例中，所述基底还能够为平面基底。
所述基底200的形成步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底201和位于衬底201上的鳍部202。
本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
在本实施例中，所述衬底201上具有隔离结构203。
所述隔离结构203的形成步骤包括：在衬底201和鳍部202上形成隔离材料层；采用化学机械磨平工艺对所述隔离材料层进行平坦化；刻蚀去除部分所述隔离材料层，形成隔离结构203。所述隔离结构203覆盖所述鳍部202部分侧壁表面，且所述隔离结构203的顶部表面低于所述鳍部202的顶部表面。
所述隔离材料层的形成方法包括：化学气相沉积工艺。
所述隔离结构203的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。
所述隔离结构203用于实现不同半导体器件之间的电绝缘。
请参考图4和图5，图5是图4沿A-A’线的剖面结构示意图，在所述基底200上形成伪栅结构，所述伪栅结构包括伪栅极层204和位于所述伪栅极层204上的栅极侧墙205。
所述伪栅结构还包括：伪栅介质层(图中未示出)，所述伪栅介质层覆盖所述鳍部202部分侧壁和顶部表面；所述伪栅极层204位于所述伪栅介质层上；所述栅极侧墙205还位于伪栅介质层的侧壁上。
在本实施例中，所述伪栅介质层的材料为氧化硅。在其他实施例中，所述伪栅介质层的材料还可以为氮化硅或氮氧化硅。
在本实施例中，所述伪栅极层204的材料为多晶硅。
在本实施例中，所述伪栅结构的顶部表面具有掩膜层(图中未标出)，所述掩膜层的材料包括氮化硅，所述掩膜层作为刻蚀形成所述伪栅极层204的掩膜。
所述栅极侧墙205用于定义后续形成源漏掺杂区的位置。
请参考图6，在所述伪栅结构两侧基底200内形成源漏掺杂区206。
需要说明的是，图6与图5的剖面方向一致。
所述源漏掺杂区206的形成步骤包括：采用刻蚀工艺在所述伪栅极结构两侧的鳍部202内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述源漏掺杂区206。
所述选择性外延沉积工艺的工艺参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。选择所述选择性外延沉积工艺的工艺参数形成的外延层较好，有利于提高半导体结构的性能。
而且，形成所述外延层时，侧墙开口和对侧墙开口底部的基底进行口袋区离子注入均未进行，因此形成所述外延层的高温工艺以及较长时间的退火工艺难以驱动后续形成的口袋区内的离子发生扩散，使得后续口袋区离子注入的浓度容易控制，所形成的口袋区的性能较好。所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
请参考图7，形成所述源漏掺杂区206之后，在所述基底200和源漏掺杂区206上形成介质层207，所述介质层207覆盖所述伪栅极结构的侧壁，且所述介质层207暴露出栅极侧墙205的顶部。
所述介质层207的形成步骤包括：在所述基底200、源漏掺杂区206上以及伪栅结构的顶部表面形成介质膜；平坦化所述介质膜，在所述基底200和源漏掺杂区206上形成介质层207，所述介质层207覆盖所述伪栅结构的侧壁，且所述介质层207暴露出栅极侧墙205的顶部。
所述介质膜的材料包括：氧化硅。
所述介质膜的形成方法包括：流体化学气相沉积工艺。
本实施例中，平坦化所述介质膜的工艺为化学机械抛光工艺。
所述介质层207用于实现半导体不同器件之间的电隔离。
请参考图8，形成所述介质层207之后，去除伪栅极层204(如图7所示)和伪栅介质层(图中未示出)形成伪栅开口208。
在本实施例中，所述伪栅开口208的形成步骤包括：去除伪栅极层204；去除伪栅极层204之后，去除伪栅介质层。
去除所述伪栅极层204的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
去除伪栅介质层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，所述伪栅开口208底部暴露出所述鳍部202的顶部表面。在其他实施例中，所述伪栅开口的形成步骤包括：仅去除伪栅极层；所述伪栅开口的底部暴露出伪栅介质层的顶部表面。
所述伪栅开口208用于后续形成栅极结构。
请参考图9，在所述伪栅开口208内形成栅极结构209。
栅极结构209包括：在所述栅极开口208的侧壁和底部形成栅介质层210；形成所述栅介质层210之后，在所述栅介质层210上形成栅极层211。
在本实施例中，所述栅介质层210的材料为高K介质材料，所述高K介质材料的K值范围是：K大于3.9，所述栅介质层210的材料包括：氧化铪。
在本实施例中，所述栅极层211的材料包括金属，所述金属包括：钨。
在形成栅介质层210之后，形成栅极层211之前，在所述栅介质层210上形成功函数212，所述功函数212用于降低阈值电压。
请参考图10，形成栅极结构209之后，去除栅极侧墙205，形成侧墙开口213。
去除栅极侧墙205的工艺包括：各向异性刻蚀工艺，所述各向异性刻蚀工艺的工艺参数包括：刻蚀气体包括CF4、CH3F和O2，其中，CF4的流量为5标准毫升/分～100标准毫升/分，CH3F的流量为8标准毫升/分～50标准毫升/分，O2的流量为10标准毫升/分～100标准毫升/分，射频功率为50瓦～300瓦，偏置电压为30伏～100伏，腔室压强为10毫托～2000毫托。
在本实例中，所述侧墙开口213在形成栅极结构209之后形成。
在本实例中，所述侧墙开口213选择在形成栅极结构209之后形成，而没有选择在形成介质层207之后，形成伪栅开口208之前形成的理由在于：若所述侧墙开口213在形成介质层207之后，形成伪栅开口208之前形成，后续为了形成伪栅开口208，在去除伪栅介质层时，所述介质层207容易发生损伤，使得半导体不同器件不能够被有效隔离，不同器件之间容易漏电，不利于提高半导体结构的性能。
在其他实施例中，去除伪栅结构仅包括：去除伪栅极层。所述侧墙开口在形成所述介质层之后，形成伪栅开口之前形成；或者，所述侧墙开口在形成栅极结构之后形成。
所述侧墙开口213用于后续对所述侧墙开口213底部的鳍部202进行口袋区离子注入。
请参考图11，对所述侧墙开口213底部的鳍部202进行口袋区离子注入形成口袋区。
对所述侧墙开口213底部的鳍部202进行口袋区离子注入，在形成所述源漏掺杂区206和介质层207之后进行的意义在于：对所述侧墙开口213底部的鳍部202进行口袋区离子注入，在形成所述源漏掺杂区206之后形成，使得形成所述源漏掺杂区206的高温工艺以及较长时间的退火工艺难以驱动口袋区的离子发生扩散，使得所述口袋区离子注入的浓度容易控制，所形成的口袋区的性能较好。所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
所述口袋区离子注入的工艺参数包括：注入离子的导电类型与源漏掺杂区206中掺杂离子的导电类型相反，注入能量为2千电子伏～30千电子伏，注入离子的浓度为1.0e13原子数/平方厘米～1.0e15原子数/平方厘米，注入方向垂直于所述鳍部202的延伸方向，且所述注入方向与衬底201法线呈θ夹角，所述θ夹角的范围为：10度～30度。
注入方向垂直于所述鳍部202的延伸方向的意义在于：所述口袋区离子注入的注入方向垂直于所述鳍部202的延伸方向，而栅极层211横跨所述鳍部202，因此，所述注入方向与所述栅极层211的延伸方向平行，使得对所述侧墙开口213底部的鳍部202进行口袋区离子注入时，所述注入离子不会被侧墙开口213的侧壁阻挡，即：对所述侧墙开口213底部的鳍部202进行口袋区离子注入时不会出现阴影效应。
选择所述θ夹角的意义在于：若所述θ夹角小于10度，对所述侧墙开口213底部的鳍部202注入的离子浓度过高，使得所述鳍部202的电容较大，不利于提高半导体结构的性能；若所述θ夹角大于30度，对所述侧墙开口213底部的鳍部202注入的离子浓度过低，所形成的口袋区对改善短沟道效应较弱，所形成的半导体结构性能差。注入方向与衬底201法线的夹角为：10度～30度，使得鳍部202顶部和侧壁的口袋区内的离子浓度均匀，所形成的口袋区的性能较好，所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
请参考图12，在所述侧墙开口213内形成第一介质层214。
所述第一介质层214的形成步骤包括：在所述侧墙开口213内以及栅极结构209上形成第一介质膜；平坦化所述第一介质膜直至暴露出栅极层211的顶部表面，形成第一介质层214。
所述第一介质膜的形成工艺包括：流体化学气相沉积工艺。
所述第一介质层214的材料包括：氧化硅。
综上，在本实施例中，形成所述源漏掺杂区和介质层之后，去除所述栅极侧墙形成侧墙开口，所述侧墙开口用于后续对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。由于对所述侧墙开口底部的基底进行口袋区离子注入在形成所述源漏掺杂区之后形成，因此形成所述源漏掺杂区的高温工艺难以驱动后续形成的口袋区的离子发生扩散，使得所述口袋区离子注入的浓度容易控制，所形成的口袋区的性能较好。所述口袋区有利于抑制短沟道效应，从而提高半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请参考图11，包括：
基底200，所述基底200上具有栅极结构209，所述栅极结构209包括栅极层211，所述栅极结构209两侧的基底200内具有源漏掺杂区206，所述基底200和源漏掺杂区206上具有介质层207；位于所述介质层207和栅极层211之间的侧墙开口213，位于侧墙开口213底部基底内的口袋区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构，所述栅极结构包括栅极层和位于栅极层侧壁上的栅极侧墙，所述栅极结构两侧基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层，所述介质层覆盖所述栅极结构的侧壁，且所述介质层暴露出栅极侧墙顶部；
去除所述栅极侧墙，在介质层和栅极层之间形成侧墙开口；
对所述侧墙开口底部的基底进行口袋区离子注入形成口袋区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区的形成步骤包括：采用刻蚀工艺在所述栅极结构两侧的基底内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述源漏掺杂区。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述选择性外延沉积工艺的工艺参数包括：退火温度为700摄氏度～800摄氏度，退火时间为1小时～2小时。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构还包括：栅介质层；所述栅极层位于所述栅介质层上；栅极侧墙还位于栅介质层的侧壁上。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料包括：氧化硅；所述栅极层的材料包括：硅。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料包括：高K介质材料，所述高K介质材料的K值范围为：K值大于3.9；所述栅极层的材料包括：金属，所述金属包括：钨。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述栅极结构、源漏掺杂区以及介质层的形成步骤包括：在所述基底上形成伪栅结构，所述伪栅结构包括伪栅极层以及位于所述伪栅极层侧壁上的栅极侧墙；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上形成介质层，所述介质层覆盖所述伪栅结构的侧壁，且所述介质层暴露出栅极侧墙顶部；形成所述介质层之后，去除伪栅极层形成伪栅开口；在所述伪栅开口内形成栅极层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述伪栅极层的材料包括：硅。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述介质层之后，形成伪栅开口之前，去除所述栅极侧墙形成侧墙开口；或者，在形成栅极结构之后，去除所述栅极侧墙形成侧墙开口。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述伪栅结构还包括：伪栅介质层；所述伪栅极层位于所述伪栅介质层上；所述栅极侧墙还位于伪栅介质层的侧壁上；形成伪栅开口的步骤，还包括：去除伪栅极层之后，去除伪栅介质层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述伪栅介质层的材料包括：氧化硅。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成栅极结构之后，去除栅极侧墙形成所述侧墙开口。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述栅极侧墙的工艺包括：各向异性刻蚀工艺。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述各向异性刻蚀工艺的工艺参数包括：刻蚀气体包括CF4、CH3F和O2，其中，CF4的流量为5标准毫升/分～100标准毫升/分，CH3F的流量为8标准毫升/分～50标准毫升/分，O2的流量为10标准毫升/分～100标准毫升/分，射频功率为50瓦～300瓦，偏置电压为30伏～100伏，腔室压强为10毫托～2000毫托。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底以及位于所述衬底上的鳍部；所述栅极结构横跨所述鳍部。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区中具有掺杂离子；所述口袋区离子注入的工艺参数包括：注入离子的导电类型与源漏掺杂区中掺杂离子的导电类型相反，注入能量为2千电子伏～30千电子伏，注入离子的浓度为1.0e13原子数/平方厘米～1.0e15原子数/平方厘米，注入方向垂直于所述鳍部的延伸方向，且所述注入方向与衬底法线的夹角为10度～30度。
17.一种采用如权利要求1至16任一项方法所形成的半导体结构，其特征在于，包括：
基底，所述基底上具有栅极结构，所述栅极结构包括栅极层，所述栅极结构两侧的基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层；
位于所述介质层和栅极层之间的侧墙开口，位于所述侧墙开口底部基底内的口袋区。
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