CN105280501A - 用于晶体管装置的改良应力记忆技术 - Google Patents
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Abstract
本发明揭示用于晶体管装置的改良应力记忆技术,其中一种例示性的方法包含，除其它外，执行源极/漏极延伸离子植入以形成掺杂的延伸植入区域于装置的源极/漏极区域内、以VII族材料(例如，氟)执行离子植入工艺于该源极/漏极区域上、在执行该VII族材料离子植入工艺之后，形成覆盖材料层于该源极/漏极区域的上方，以及在该覆盖材料层就定位时，执行退火工艺以便形成堆迭缺陷于该源极/漏极区域内。
Description
技术领域
本发明揭示一般关于半导体装置的形成，详而言之，关于当制造晶体管装置时可以使用的各种应力记忆技术。
背景技术
先进的集成电路的制造，诸如中央处理单元(CPU)、储存装置、特殊应用集成电路(ASIC)及类似元件，依据指定的电路布局需要在给定的芯片面积内形成大量的电路元件，其中场效晶体管(NMOS及PMOS晶体管)代表使用于制造此类集成电路装置的一种重要类型的电路元件。场效晶体管，不管所考量的是NMOS晶体管或PMOS晶体管，通常包括形成于由通道区域所分离的半导体基板内的掺杂的源极及漏极区域。栅极绝缘层为定位在该通道区域的上方并且导电栅极电极为定位在该栅极绝缘层的上方。藉由施加适当的电压于该栅极电极，该通道区域变成具导电性的并且电流允许从该源极区域流动至该漏极区域。
装置设计者持续受到要增加晶体管及使用此类晶体管的集成电路产品的运算速度的压力。鉴于在目前世代晶体管装置上的该栅极长度(在该源极及漏极区域之间的该距离)可以是接近20至50纳米，并且未来期待更进一步缩小尺度，装置设计者已经努力使用各种的技术以改良装置效能，例如，高k值介电质的使用、金属栅极电极结构的使用、功函数金属于该栅极电极结构内的并入等等。装置设计者已经采用的改良装置效能的另一项技术是在于导引出所需的应力于装置的通道区域内，亦即，导引伸张应力于NMOS装置的通道区域内(以改良携带电荷的电子的迁移率)并且导引压缩应力于PMOS装置的通道区域内(以改良携带电荷的电洞的迁移率)。各种的应力记忆技术对于熟习该项技艺的人士而言是已知的。
经由执行以形成具有该所需的伸张应力于互补式金属氧化物半导体应用内的NMOS晶体管的一种典型的先前技艺制作流程如下列所示。在该栅极结构形成之后，N型延伸植入物为形成用于具有该P型装置所遮罩的该N型装置、第一间隔件形成于该N型及P型装置两者上、延伸及环状植入执行于具有该N型装置所遮罩的该P型装置上、第二间隔件形成于该P型装置上、孔穴在该P型装置的该源极/漏极内蚀刻及磊晶半导体材料形成于该P型装置上的孔穴内。之后，第二间隔件形成于该N型装置上、非晶质化植入工艺(锗-55keV，3e14离子/平方公分剂量)使用诸如锗而执行以非晶质化该源极/漏极区域。接着，所谓的应力记忆技术(StressMemorizationTechniques，SMT)处理模组执行于该N型装置上。该应力记忆技术模组包含形成一层二氧化硅(例如，大约4纳米厚)于该基板上、形成覆盖材料层，例如具有所需的本质应力的一层厚的氮化硅层(例如，大约40纳米厚)、在氮气环境下于750℃加热该装置持续大约10分钟。之后，该层氮化硅层及该层二氧化硅层将藉由执行一道或一道以上的蚀刻工艺而移除。接着，升起的源极/漏极区域藉由沉积磊晶半导体材料于该装置的源极/漏极面积内而形成。之后，深的源极/漏极植入区域藉由执行离子植入工艺而形成。加热工艺在后来执行以修复针对该基板的晶格结构的损坏，此损坏是由于在该制造流程中执行于该基板上以达到这个关键点的该非晶质化植入工艺及其它离子植入工艺。
图1为集成电路产品10的穿透式电子显微镜(TEM，TransmissionElectronMicroscopy)照片，该集成电路产品10包含多个形成在主动区域11上方的NMOS晶体管，其中该主动区域11藉由示意的隔离区域12定义在半导体基板内。如同所描述的，该晶体管包括栅极电极结构16及升起的源极/漏极区域18。理想上，藉由执行应力记忆技术，堆迭缺陷(stackfault)14(有时称为在该工业内的边缘错位(edgedislocation))将形成于在该装置的该源极/漏极面积18内的该主动区域11内。理想上，对于具有非常小的栅极长度及非常窄的栅极间距(径节)的电流产生装置，该堆迭缺陷14将具有倒“V”形状的配置，如虚线区域20所示，对于[100]基板而言。该堆迭缺陷14可以具有用于形成在不同于[100]基板的基板上的不同于该绘示的倒“V”的配置，意即，当该基板具有不同的结晶方向时，该倒“V”形状的堆迭缺陷14的向下指向的“足部(leg)”的角度可以是不同的。在某些应用上，该错位可能甚至不会彼此交叉，意即，该堆迭缺陷可能不会彼此交叉以便形成该倒“V”形状的堆迭缺陷的“尖端”。因此，针对具有倒“V”形状的配置的该堆迭缺陷的上述参考只是简略的参考。然而，至于邻接该隔离区域12的边缘所形成的该晶体管，此类堆迭缺陷14并未形成于该装置的源极/漏极区域内，如该虚线区域22内缺乏此类堆迭缺陷14所反映的。该堆迭缺陷14的缺乏显示该特定的晶体管装置并未从执行结合应力记忆技术模组的该工艺操作接受到任何显著的好处，意即，此类NMOS装置的该源极/漏极区域并未具有该所需的堆迭缺陷14。因此，在缺乏该堆迭缺陷14处的该晶体管，或者至少未完整形成的，将无法执行如同在该堆迭缺陷14所呈现之处的完善，如同显示于图1中在该虚线区域20内所描述。使用富含氢的氮化硅作为该应力导引的材料层以改良该所需的堆迭缺陷14的形成的某些尝试已经进行。
本发明揭示是关于可以减少或消除上述所界定的一个或一个以上的问题的各种应力记忆技术。
发明内容
下文呈现所揭示的简单的概述以提供该揭露的某些目的的基本的了解。本概述并非所有详尽描述。本发明概述的单独目的在于以简化的形式呈现某些概念，并作为后续所讨论的较为详细的描述的区隔。
通常，本发明所揭示的是关于当制造晶体管装置时可以采用的各种应力记忆技术。在此所揭露的其中一种说明的方法包含，除在其它外，以掺杂材料执行源极/漏极延伸离子植入工艺以藉以形成掺杂的延伸植入区域于该源极/漏极区域内、以VII族材料在该源极/漏极区域上执行VII族材料离子植入工艺、在执行该VII族材料离子植入工艺之后，于该源极/漏极区域上方形成覆盖材料层、及在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
在此所揭露的另一种说明的方法包含，除其它外，以掺杂材料执行源极/漏极延伸离子植入工艺以藉以形成掺杂的延伸植入区域于该源极/漏极区域内、执行非晶质化离子植入工艺于该源极/漏极区域上、以VII族材料在该源极/漏极区域上执行VII族材料离子植入工艺、在执行该VII族材料离子植入工艺之后，于该源极/漏极区域上方形成覆盖材料层、及在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
在此所揭露的又一种说明的方法包含，除其它外，以N型掺杂材料执行源极/漏极延伸离子植入工艺以藉以形成掺杂的延伸植入区域于该源极/漏极区域内、执行非晶质化离子植入工艺于该源极/漏极区域上、在该源极/漏极区域上执行氟离子植入工艺、在执行该氟离子植入工艺之后，于该源极/漏极区域上方形成覆盖材料层、及在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
附图说明
本发明揭示可以藉由参考下文结合所附加图式的说明而了解，其中类示的元件符号等同于类似的元件，并且其中：
图1描述先前技艺装置，其中堆迭缺陷已经形成于显示在该图示内的某些晶体管装置的该源极/漏极区域内；
图2A至2C描述形成堆迭缺陷于晶体管装置内的各种观点；以及
图3A至3J描述当制造晶体管装置可以采用的在图式中所揭露的应力记忆技术的各种说明的实施例。
虽然在本文所揭露的主要事项可以轻易做各种修正及替代形式，本文的特定的实施例经由在图示中的例子而已经呈现并且在此详细说明。然而，应该要了解的是特定实施例在本文的描述并非意在限定该揭露于所揭示的特定的模式，但是相反地，是意在涵盖落在由权利要求书所定义的该揭示的精神及范畴内部的所有的修正、等同及替代。
具体实施方式
符号及术语
于全文示中所使用的特定的名称意指特定的组件。然而，不同的实体可能意指具不同称谓的组件。本文件并非意在对于称谓不同而非功能不同的组件上作区别。该名称“包含”及“包括”在本中以开放式的方式使用，并且因此意指“包含，但不限定于此”。
详细说明
本发明的目的将藉由参照该附加的图式而作说明。不同的结构、系统及装置为例示性的描述于图示中而仅用于解释的目的。所包含的该附加的图式用以描述及解释本发明揭示的说明的例子。在本文所使用的字词及片语应该理解及解释为具有由在该工业上的人士所了解的该字词及片语的一致性意义。未具特别定义的名称或片语，意即不同于在工业上的人士所理解的一般及习常的意义的定义，是意在由在本文中的名称或片语的一致性使用所隐含。在某种程度上名称或片语是意在具有特殊的意义，此类特殊的定义对于该名称或片语将以直接地及确切地提供该特殊的定义的界定的方式而在该说明书中明确地提出。
本发明揭示是关于当制造晶体管装置时可以采用的各种应力记忆技术。很明显地，本方法适用于各种的装置，包含但不限定于逻辑装置、记忆装置等等，并且在本文所揭示的方法可以采用以形成N型或P型半导体装置。此外，各种掺杂的区域，例如源极/漏极区域、环状植入区域、井区域及类似区域，并未描述于该附加的图式中。当然，在本文所揭示的本发明不应该考量为限定于本文所描述及说明的例示性的例子上。本文所揭露的该装置100的各种组件及结构可以使用各种不同的材料及藉由执行各种已知的技术而形成，例如化学气相沉积(ChemicalVaporDeposition，CVD)、原子层沉积(AtomicLayerDeposition，ALD)、热生长工艺、旋转涂布技术等等。这些不同材料层的厚度亦可以视该特定的应用而改变。参照该附加的图式，在本文所揭示的该方法及装置的各种例示性的实施例今将做更详细的说明。
本发明者已经发现，藉由使用VII族材料(出自周期表)，诸如氟，来执行植入工艺，此类的堆迭缺陷对于具有非常小的扩散长度(LengthofDiffusion，LOD-在讨论中的该栅极结构的边缘及该主动区域的边缘之间的尺寸)的装置可以依所需而形成，即使是对于位在邻接该主动区域的自由表面的装置，意即，在该主动区域及隔离材料之间的介面。
图2A至2C包含集成电路测试产品的简化的截面图示(上方图示)及描述此类制造的集成电路测试产品的截面图示的穿透式电子显微镜照片(下方图示)。在这些图示中，主动区域102A藉由形成诸如沟槽隔离结构的隔离结构104在基板102内以定义于基板102内。再者图示所描述的为例示性的测试晶体管106(意即，待测试装置)，以及＂虚设的(Dummy)＂栅极结构108。该栅极结构为最小接地原则(ground-rule-minimum)结构，意即，该栅极结构106、108的临界尺寸制作得尽可能缩小，例如，使用现今的技术的大约20至40纳米的临界尺寸。图2A至2C描述该装置106的扩散长度分别为239纳米、80纳米及59纳米的情况，并且其中该栅极结构及该升起的源极/漏极区域为分别地使用标号110、112而辨识。
如同在图2A中所示，对于该待测试装置106，扩散长度为239纳米。该待测试装置106及该虚设(Dummy)装置108两者形成在该主动区域102A的上方。该待测试装置106称之为“迭置(Tucked)”装置，因为有定位在该待测试装置106及该隔离区域104的边缘之间的虚设装置108。此类“迭置”装置亦可以称为是“多晶硅(PC)界限的”，意即该虚设晶体管的栅极(多晶硅)是定位在该待测试装置106及该隔离区域104之间。相反的，“未迭置”装置(如在图2C中所显示)是其中没有虚设装置108定位在该待测试装置106及该隔离区域104之间的装置。“未迭置”装置亦可称为是“浅沟槽隔离(STI)界限的”。如同所示，所需的堆迭缺陷114为完全地形成于在该主动区域102A上方的很多晶体管装置内，例如，详见该虚线区域116。然而，此类堆迭缺陷114是缺乏的或者仅部分形成于邻接该隔离区域104的边缘的该迭置晶体管(在虚线圈117中)的源极/漏极区域内。
图2B描述扩散长度为80纳米的情况。该待测试装置106形成在该主动区域102A的上方并且该虚设装置108为部分形成在该主动区域102A上且部分在该隔离区域104上(意即另一个迭置装置情况)。如同所示，所需的堆迭缺陷119仅部分形成于在该主动区域102A上方的晶体管装置内，例如，参见虚线区域118。没有装置显示如同在图2A中的装置所描述的该所需的、完全形成的堆迭缺陷114。相信这是因为该相对小的扩散长度及接近自由表面，意即，该主动区域102A的边缘，而已经发生可以允许存在于主动区域102A内的应力的至少部分应力释放。
图2C描述扩散长度为59纳米的情况。如同所示，只有该待测试装置106形成于该主动区域102A的上方。该虚设装置108为完全形成于该隔离区域104的上方(意即，“未迭置”装置情况)。如同显示，该图示缺乏任何所需的堆迭缺陷114于该晶体管装置的源极/漏极区域内，如同在该虚线区域120内所显示。相信这是因为小的扩散长度及接近自由表面，意即，该主动区域102A的边缘，而已经发生可以允许存在于主动区域102A内的该应力的实质上完全的应力释放。遗憾的是，在图2C中所描述的情况造成在图2C中所显示的装置的电气效能特性相较于在图2A至2B中所显示的装置的显著的退化。具体而言，在平均上，描述于图2C中的配置造成显示于图2C中的装置的直流(DC)驱动电流相对于显示于图2A至2B中的装置(该装置对于在图2A至2B中所显示的该装置配置近乎相同)的驱动电流的减少大约12％。
一些先前技艺的方法已经尝试改良所需的应力于N型晶体管内的形成。其中一个先前技艺包含作为应力记忆层的富含氢的氮化硅层的形成，努力形成该所需的堆迭缺陷114于N型装置内。然而，此类尝试通常已经造成仅有或至多该所需的堆迭缺陷114于该装置的源极/漏极区域内的部分形成并且仅用于迭置装置。未迭置装置并未呈现使用这种先前技艺方法的任何明显的堆迭缺陷。
图3A至3J描述当制造晶体管装置时可以采用的本发明所揭示的应力记忆技术的各种例示性的实施例。图3A为例示性的NMOS晶体管200在制造前期的简化的图示。该晶体管200形成于半导体基板210的主动区域之内及上方，该半导体基板210是藉由形成在该基板210内的例示性的沟槽隔离结构212所定义。该基板210可以具有各种的配置，诸如该描述的块体硅配置。该基板210亦可以具有包含块体硅层、埋入绝缘层及主动层的绝缘层覆硅(silicon-on-insulator，SOI)配置，其中半导体装置是形成于该主动层之内及上方。因此，基板或半导体基板的名词应该了解为含括所有的半导体基板。该基板210亦可以由硅以外的材料所制成。
在图3A中所描述的制造的时点上，该晶体管200包含概要描述的栅极结构220，该栅极结构220通常包含例示性的栅极绝缘层220A及例示性的栅极电极220B。该栅极绝缘层220A可以由各种不同的材料所组成，诸如，例如，二氧化硅、所谓高k值(介电常数k大于10)绝缘材料等等。同样地，该栅极电极220B亦可以是诸如多晶硅或非晶硅的材料，或可以由一个或一个以上的作为该栅极电极220B的金属层所组成。熟习该项技艺的人士在完全阅读本发明应用后将会了解，描述于该图示中的该晶体管200的该栅极结构220，意即该栅极绝缘层220A及该栅极电极220B，是意在以自然的形式而代表呈现。意即，该栅极结构220可以由各种不同的材料所组成并且该材料可以具有不同的配置，并且该栅极结构220可以使用不论是所谓的“栅极优先”或“替代性栅极”的加工技术而制造。为了容易解释，该例示性的晶体管将描述为具有多晶硅栅极电极220B，然而，本发明不应该考量为限定于此类例示性的实施例上。
继续参考图3A，该图示亦描述衬垫层225、栅极覆盖层227，例如氮化硅、及所谓的延伸植入区域222A。该延伸植入区域222A为藉由透过光阻遮罩(未显示)执行离子植入工艺而形成于该基板210内，意即，藉由对于该NMOS晶体管200植入N型掺杂。虽然在图3A中所描述的制造的时点并未说明环状植入区域于该图示中，但所谓的环状植入区域(未显示)通常已经藉由执行有角度的离子植入工艺(对于NMOS晶体管利用P型掺杂)而形成于该基板210内。在图3A中所描述的该晶体管200的各种结构及区域可以藉由执行已知的工艺而形成。例如，该栅极结构220可以藉由沉积各种材料层并且接着执行一道或一道以上的蚀刻工艺而形成以定义出该栅极结构220以及该栅极覆盖层227的基本的堆迭层。该衬垫层225可以由相对薄的材料层，例如，2至3纳米的二氧化硅而组成，该二氧化硅是藉由执行保形的化学气相沉积(ChemicalVaporDeposition，CVD)工艺而形成。
图3B描述在执行数个额外的工艺操作后的装置200。首先，侧壁间隔件226为形成邻接该栅极结构220。该侧壁间隔件226可以藉由沉积一层间隔材料，例如氮化硅，并且之后在该间隔件材料层上执行各向异性蚀刻工艺而形成以便造成在图3B中所描述的间隔件226。该间隔件226的基本厚度及宽度可以视该特定的应用而改变。接着，在其中一个特殊的制造流程中，非晶质化植入工艺230可以使用各种元素而执行，例如锗、硅、氟等等。在其中一个实施例中，该非晶质化植入工艺230可以使用具有大约10至100keV的植入能量及大约1e14至1e16ions/cm2的掺杂剂量的锗或硅而执行。在其中一个非常特殊的例子中，该非晶质化植入工艺可以使用具有大约55keV的植入能量及大约3e14的掺杂剂量的锗而执行。虽然从该图面中所呈现该非晶质化区域230A已替代或移除部分的该延伸植入区域222A，但事实并非如此，因为在该延伸植入区域222A内的植入的掺杂材料实质上仍然在如同原始植入的相同的位置内(如同由该虚线所显现的)。该非晶质化区域230A的深度可以视该特殊的应用而改变，例如如同其中一个例子的30至80纳米。
图3C描述在执行VII族植入工艺232之后的装置200，以形成植入区域232A于该装置200的该源极/漏极区域的面积内的该基板210内。该VII族植入工艺232可以使用各种元素而执行。在其中一实施例中，该VII族植入工艺232可以使用来自该周期表元素，诸如氟的材料而执行。在某些应用中，分离的非晶质化植入步骤230及分离的VII族植入步骤232可不需要执行。意即，在某些例子中，单一植入工艺可以充当该非晶质化植入工艺230及该VII族植入工艺232两者的目的，例如，氟可以植入以非晶质化该源极/漏极区域以及以一般性导入该VII族材料进入该源极/漏极区域内。当然，该VII族材料的植入能量及植入剂量可以视所选择的精确制造流程而改变。即使当执行分离的VII族植入工艺232时，该VII族植入工艺232的植入能量及植入剂量可以视该应用而改变。在其中一项例示性的实施例中，其中氟为在该VII族植入工艺232中的该植入材料，该植入能量范围可以从大约1至30keV并且氟的剂量可以落在大约1e14至1e16ions/cm2的范围内。在该描述的例子中，该VII族植入工艺232是在该非晶质化植入工艺230之后而执行。然而，若有需求，该VII族植入工艺232可以在该非晶质化植入工艺230之前而执行。此外，该植入区域232A的深度可以依该应用而改变。通常，当该植入顺序(无论何种顺序)完成时，该植入区域232A的深度应该使得该大量主要的植入区域232A将位在该非晶质化区域230A之内。在图3C中并未做尝试以显示该非晶质化区域230A以便不致使该图示太过复杂化。
图3D描述在数个工艺操作执行之后的该装置200。首先，执行蚀刻工艺以移除该衬垫层225的曝露的部分。接着，衬垫层234，例如薄的(大约4纳米)二氧化硅衬垫层，为藉由执行化学气相沉积或原子层沉积工艺而均匀地沉积在该装置200上。接着，覆盖材料层236形成在该晶体管200的上方。该覆盖材料层236可以由诸如氮化硅的材料所组成并且该覆盖材料层236可以具有大约20至80纳米的厚度。该覆盖材料层236可以形成具有或不具有任何本质应力。
如同在图3E中所显示，退火工艺240(例如，在惰性大气(例如，氮气)下至少大约600℃而持续大约10分钟)在该装置200上执行。如同所描述，该退火工艺240造成概要性描述的堆迭缺陷242的形成于该装置200的该源极/漏极区域内。在该描述的例子中，该装置具有大约80纳米的非常小的扩散长度，并且该栅极结构220具有大约20至40纳米的临界尺寸，意即，在支配包含该装置200的集成电路产品的制造的设计准则下所允许的最小尺寸。然而，使用上文所描述的新颖的植入工艺232，完全形成的堆迭缺陷242建立在该装置200上，其中该堆迭缺陷242并未建立在使用传统制造工艺的类似尺寸的装置之上。参见图2C及该上述的讨论。
图3F为使用在本发明所揭示的方法所制造的元件的穿透式电子显微镜照片，其中该植入工艺232在该非晶质化植入工艺230之后而执行。如同所描述的，对照先前技艺的加工技术，该装置呈现完全形成的堆迭缺陷242。在不尝试限定本文所揭示的本发明下，熟习该项技艺的人士相信VII族材料的导入，诸如氟，进入该基板将降低用于此类堆迭缺陷242的形成能量。因此，对于具有小的扩散长度尺寸的装置，该堆迭缺陷242仍然会形成，即使该堆迭缺陷242是位在邻接该基板210中的主动区域的自由表面，意即，在该主动区域及该隔离材料之间的介面处。当然，对于具有位在远离该主动区域的边缘处的较长的扩散长度的装置，所需的堆迭缺陷242仍然将形成。如同上文所强调的，显示于图2C中的小的扩散长度装置呈现该装置的电气效能特性的显著的衰退，例如，显示于图2C中的装置的直流驱动电流相对于显示于图2A至2B的装置(该图式对于显示于图2A至2B中的装置配置是近乎相同的)的驱动电流减少大约12％。然而，使用在本发明所揭示的新颖的VII族植入工艺232，其中氟使用作为该植入材料，就尺寸上近乎符合在图2C中所显示的装置的装置200则呈现较佳的相对电气效能。尤其，本发明对于该装置200(对于各种扩散长度)具有大约10％的较低的直流驱动电流损失，相对于使用在揭露于本申请案的先前技术章节中的先前技艺方法所形成的具有长的扩散长度(239纳米)参考装置。此外，相较于使用在本申请案的背景技术章节中所揭示的先前技艺方法所形成的该装置，使用在本发明所揭示的方法所形成的装置200呈现临界电压位准的较少的衰退，例如，相对于具有长的扩散长度(239纳米)的参考装置，对于在本文所揭示的装置(用于各种的扩散长度)的临界电压位准有大约20mV较少的改变。
图3G描述在该覆盖材料层236及该衬垫层234藉由执行一道或一道以上的蚀刻工艺而依序地由该装置200移除之后的该装置200。
图3H描述在磊晶沉积工艺执行之后以成长额外的半导体材料244于该装置200的该源极/漏极区域之上的该装置200。该半导体材料244将构成该晶体管200的最后升起的源极/漏极区域的上方部分。该半导体材料244可以由各种不同的材料所组成，例如，硅、锗硅、碳硅、磷硅、磷碳硅等等。
图3I描述在深源极/漏极植入工艺250执行之后的该装置200，以导入该所需的掺杂材料250A进入该装置200的源极/漏极区域内。
图3J描述在执行退火工艺以修复针对该基板210的结晶结构的损坏并且以活化该植入的掺杂材料之后的该装置。这种退火工艺修复该非晶质化区域230A，意即，该非晶质化区域230恢复成该基板的原始的结晶结构。在图3J中所描述的加工的时点上，额外的加工操作可以执行以使该装置并入集成电路内，例如，源极/漏极接触的形成、栅极接触的形成及在该装置200上方的各种金属化层的形成。
应该要注意的是，熟习该项技艺的人士将会察觉到，本发明并不限定于其中升起的源极/漏极区域所形成的装置200。在其中该装置200包含传统未升起的源极/漏极区域的应用中，该上文描述的VII群植入工艺232在该上文描述的深源极/漏极植入工艺250执行之后可以执行。在此类的例子中，该方法接着将包含该衬垫层234及覆盖材料层236的形成并且接着执行该上述描述的退火工艺240以产生该所需的堆迭缺陷242。
上文所揭露的该特定的实施例仅为例示性说明，因为本发明显而易见地对于熟习该项技艺的人士在具有本文在此所教示的优点后，可以做不同但是等同方式的修正及实施。例如，上文所提到的工艺步骤可以以不同的顺序而执行。再者，本发明并非意在限定在本文中所显示的架构或设计的细节，而是由权利要求书做描述。因此，显然地上文所揭示的该特定的实施例可以做改变或变更，并且所有此类的变化皆在本发明所考量的范畴及精神之内。应注意的是使用的名词，诸如在本说明书中用以描述各种工艺或结构的“第一”、“第二”、“第三”或“第四”及在该附加的权利要求中仅使用做为针对此类步骤/结构的概略的参考并且并不是必要地意指此类步骤/结构是以该排列顺序而执行/形成。当然，视该确切的权利要求表达方式而定，此类工艺的排列顺序可能是需要或者不需的。因此，在本发明所寻求的保护是在如同于权利要求书所提出。
Claims (28)
1.一种形成包括栅极结构及多个源极/漏极区域的晶体管装置的方法，该方法包括：
以掺杂材料执行源极/漏极延伸离子植入工艺，藉以形成掺杂的延伸植入区域于该源极/漏极区域内；
以VII族材料执行VII族材料离子植入工艺于该源极/漏极区域上；
在执行该VII族材料离子植入工艺后，形成覆盖材料层于该源极/漏极区域上方；以及
在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
2.根据权利要求1所述的方法，其中，该晶体管为N型金属氧化物半导体晶体管。
3.根据权利要求1所述的方法，更包括：
移除该覆盖材料层；
以掺杂材料执行深源极/漏极离子植入工艺；以及
执行第二退火工艺以活化植入的掺杂材料。
4.根据权利要求1所述的方法，其中，该栅极结构包括高k值栅极绝缘层及包括至少一层金属的栅极电极。
5.根据权利要求1所述的方法，其中，该栅极结构包括二氧化硅栅极绝缘层及包括一层多晶硅的栅极电极。
6.根据权利要求1所述的方法，其中，该VII族材料为氟。
7.根据权利要求1所述的方法，更包括在执行该VII族材料离子植入工艺之前执行非晶质化离子植入工艺于该源极/漏极区域上。
8.根据权利要求1所述的方法，更包括在执行该VII族材料离子植入工艺之后执行非晶质化离子植入工艺于该源极/漏极区域上。
9.根据权利要求1所述的方法，其中，该VII族材料离子植入工艺非晶质化该源极/漏极区域的一部分。
10.根据权利要求7所述的方法，其中，该非晶质化离子植入工艺是使用锗或硅而执行。
11.根据权利要求1所述的方法，其中，该退火工艺是执行于在至少大约600℃的温度的惰性工艺环境。
12.根据权利要求1所述的方法，其中，该VII族材料离子植入工艺是使用落在1至30keV的范围内的植入能量及落在1e14至1e16离子/平方公分的范围内的该VII族材料的剂量而执行。
13.根据权利要求7所述的方法，其中，该非晶质化植入工艺是使用落在大约10至100keV的范围内的植入能量及大约1e14至1e16离子/平方公分的植入剂量而执行。
14.一种形成包括栅极结构及多个源极/漏极区域的晶体管装置的方法，该方法包括：
以掺杂材料执行源极/漏极延伸离子植入工艺，藉以形成掺杂的延伸植入区域于该源极/漏极区域内；
执行非晶质化离子植入工艺于该源极/漏极区域上；
以VII族材料执行VII族材料离子植入工艺于该源极/漏极区域上；
在执行该VII族材料离子植入工艺后，形成覆盖材料层于该源极/漏极区域上方；以及
于该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
15.根据权利要求14所述的方法，更包括：
移除该覆盖材料层；
以掺杂材料执行深源极/漏极离子植入工艺；以及
执行第二退火工艺，以活化植入的掺杂材料。
16.根据权利要求14所述的方法，其中，该VII族材料为氟。
17.根据权利要求14所述的方法，其中，该非晶质化离子植入工艺是在执行该VII族材料离子植入工艺之前而执行。
18.根据权利要求14所述的方法，其中，该非晶质化离子植入工艺是在执行该VII族材料离子植入工艺之后而执行。
19.根据权利要求14所述的方法，其中，该非晶质化离子植入工艺是使用锗或硅而执行。
20.根据权利要求14所述的方法，其中，该退火工艺是执行于在至少大约600℃的温度的惰性工艺环境。
21.一种形成包括栅极结构及多个源极/漏极区域的N型金属氧化物半导体晶体管装置的方法，该方法包括：
以N型掺杂材料执行源极/漏极延伸离子植入工艺，藉以形成掺杂的延伸植入区域于该源极/漏极区域内；
执行非晶质化离子植入工艺于该源极/漏极区域上；
执行氟离子植入工艺于该源极/漏极区域上；
在执行该氟离子植入工艺后，形成覆盖材料层于该源极/漏极区域上方；以及
在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
22.根据权利要求21所述的方法，其中，该覆盖材料层为一层氮化硅。
23.根据权利要求21所述的方法，更包括：
移除该覆盖材料层；
形成用于该源极/漏极区域的磊晶半导体材料；
在形成该磊晶半导体材料之后，以N型掺杂材料执行深源极/漏极离子植入工艺；以及
执行第二退火工艺，以活化植入的N型掺杂材料。
24.根据权利要求21所述的方法，其中，该非晶质化离子植入工艺是在该氟离子植入工艺之前而执行。
25.根据权利要求21所述的方法，其中，该非晶质化离子植入工艺是在该氟离子植入工艺之后而执行。
26.根据权利要求21所述的方法，其中，该非晶质化离子植入工艺是使用锗、硅或氟而执行。
27.根据权利要求21所述的方法，其中，该退火工艺是执行于在至少大约600℃的温度的惰性工艺环境。
28.根据权利要求21项所述的方法，其中，该氟离子植入工艺是使用落在1至30keV的范围内的植入能量及落在1e14至1e16离子/平方公分的范围内的氟的剂量而执行。
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