CN104078427B - 一种sram存储器及其制备方法 - Google Patents

Abstract

本发明涉及一种SRAM存储器及其制备方法，所述方法包括：提供半导体衬底；对所述半导体衬底上的下拉晶体管进行halo/LDD离子注入；对所述半导体衬底上的上拉晶体管进行halo/LDD离子注入；对所述半导体衬底上的核心区的PMOS区域进行halo/LDD离子注入；对所述半导体衬底上的核心区的NMOS区域进行halo/LDD离子注入；对所述半导体衬底上的输入输出区的PMOS区域进行halo/LDD离子注入；对所述半导体衬底上的输入输出区的NMOS区域进行halo/LDD离子注入。本发明所述方法改变现有技术中的常规离子注入顺序，SRAM器件在形成栅极结构之后，对栅刻蚀损伤进行修复，然后立即执行PD halo/LDD离子注入的步骤，PD器件经历了最少光刻胶的灰化和湿法剥离工艺，PD阈值电压失配达到最小，可以有效提高SRAM的良率。

Description

一种SRAM存储器及其制备方法

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种SRAM存储器及其制备方法。

背景技术

静态随机存储器(SRAM)作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。特别是，高速同步SRAM用于诸如工作站等超高速缓存器的应用，超高速缓存为再利用的数据或指令提供高速的存储。

在SRAM器件设计和生产过程中，由于不确定、随机误差、梯度误差等原因，一些设计时完全相同的半导体器件在生产后却存在误差，称为半导体器件的失配过程（Mismatchprocess）。失配过程成为通用模拟信号处理过程中的限制，尤其是在多路复用模拟系统（multiplexed analog systems），数字模拟转换器（digital-to-analog converters），参考来源（reference sources）中。在数字电路中器件的匹配也很重要，例如，在数字存储中的读写电路，以及静态随机存取存储器单元的电压范围。在MOS器件中由于器件尺寸的进一步降低以及可用信号振幅的减小，所述失配过程（Mismatch process）的影响变的尤为重要。

在技术方面，失配过程（Mismatch process）随着半导体器件尺寸的降低越来越多，约为σ（Δ（P））=1/面积^1/2，其中σ表示标准偏差，Δ（P）表示器件特性P的差异。

通常阈值电压失配（Vt mismatch）对于SRAM良率的提高是非常关键的，阈值电压失配（Vt mismatch）通常定义为σ(Δ(Vt))=1/(W×L)^1/2，通常电源电压降低以达到较低的功率消耗，器件的尺寸也越来越小，SRAM的静态噪声余量(statistic noise margin，SNM)也变得更小，阈值电压失配（Vt mismatch）对于SRAM也变得越来越重要。

在器件制备过程中通常会执行具有一定角度的LDD（Lightly dopeddrain）离子注入（halo/LDD）步骤，所述halo/LDD的步骤需要用到光刻胶，光刻胶灰化以及在湿法剥离的过程中会消耗一部分氧化物，将会引起生产工艺的偏差，例如使得栅极边缘变得粗糙，源漏区上剩余氧化物变的粗糙。越多的灰化以及湿法剥离工艺，会导致越严重的线边缘粗糙（Line edge roughness LER），同样源漏区剩余氧化物层也变得更加粗糙，而且在执行LDD后，所述粗糙程度变得更糟，工艺偏差更大，器件的阈值电压失配（Vt mismatch）也变得更加严重，SRAM的静态噪声余量(statistic noise margin，SNM)也变得更小，对SRAM的良率产生不利影响。在提高SARM器件良率方面，下拉晶体管（Pull Down，PD）的阈值电压失配（Vtmismatch）成为主要因素。

目前，SRAM下拉晶体管（Pull Down，PD）的LDD在形成栅极结构工艺之后，同样在PU（Pull Up，PU）LDD注入之后，从而导致了器件性能的降低，因此要提供半导体器件的性能，必须对目前器件的制备工艺进行改进。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种SRAM存储器的制备方法，所述方法包括：

提供半导体衬底；

对所述半导体衬底上的下拉晶体管进行halo/LDD离子注入；

对所述半导体衬底上的上拉晶体管进行halo/LDD离子注入；

对所述半导体衬底上的核心区的PMOS区域进行halo/LDD离子注入；

对所述半导体衬底上的核心区的NMOS区域进行halo/LDD离子注入；

对所述半导体衬底上的输入输出区的PMOS区域进行halo/LDD离子注入；

对所述半导体衬底上的输入输出区的NMOS区域进行halo/LDD离子注入。

作为优选，所述方法在对下拉晶体管进行halo/LDD离子注入前还包括以下步骤：

在所述半导体衬底上形成栅极结构，并对所述栅极结构刻蚀工艺损伤进行修复；

在所述栅极结构的侧壁上形成偏移侧壁。

作为优选，所述方法还包括形成源漏区的步骤。

作为优选，所述方法还包括在所述源漏区上形成接触塞的步骤，以形成电连接。

作为优选，对所述核心区的PMOS晶体管和NMOS晶体管进行halo/LDD离子注入的顺序调换。

作为优选，对所述输入输出区的PMOS晶体管和NMOS晶体管进行halo/LDD离子注入的顺序调换。

作为优选，所述halo/LDD离子注入为角度倾斜的离子注入。

作为优选，所述halo/LDD离子注入的注入角度为5°～45°。

作为优选，所述上拉晶体管为PMOS晶体管，所述下拉晶体管为NMOS晶体管。

本发明还提供了一种上述方法制备得到的SRAM存储器。

本发明所述方法改变现有技术中的常规离子注入顺序，SRAM器件在形成栅极结构之后，并对栅刻蚀工艺损伤进行修复，然后立即执行PDhalo/LDD离子注入的步骤，使得在执行PD halo/LDD时，PD器件经历了最少光刻胶的灰化和湿法剥离工艺，这样栅极侧壁的工艺偏差以及PD器件源漏区剩余氧化层的工艺偏差都减小到最低值，在halo/LDD离子注入时，引入更少的随机掺杂波动（RDF），PD阈值电压失配达到最小，静态噪声余量(statisticnoise margin，SNM)也可以达到最大值，可以有效提高SRAM的良率。

其次，所述方法中将所述输入输出电路的Halo/LDD离子注入放在最后，由于输入输出区的尺寸较大，其抗失配能力比较强。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为本发明以具体实施方式中制备所述SRAM存储器的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述SRAM存储器及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面对本发明的实施例的所述SRAM存储器及制备方法做进一步的说明，首先提供半导体衬底，

具体地，所述半导体衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。

所述半导体衬底上包括核心区和输入输出区，其中核心区和输入输出区中均可以包含各种有源器件，其中下述各种操作在不特指的情况下，均指针对半导体衬底的所有区域。

作为进一步的优选，所述衬底可以包含各种有源器件，在本发明的一具体地实施方式中在所述衬底上形成包含多个存储单元的存储阵列，其中所述每个存储单元包含至少一个下拉晶体管（Pull down PMOS）、一个上拉晶体管（Pull up NMOS）以及一个传输晶体管。作为优选，所述下拉晶体管为PMOS晶体管，所述上拉晶体管为NMOS晶体管。

形成所述SRAM器件的形成步骤为，首先在所述衬底上形成栅极结构，在本发明的实施例中，所述衬底可以是Si衬底，其还可以包括在Si上的SiO₂界面层，通过快速热氧化工艺（RTO）或原子层沉积工艺（ALD）来形成SiO₂界面层，然后在所述衬底上形成栅极材料层，在本发明的一具体地实施方式中优选为硅或多晶硅层，作为优选，在所述半导体衬底上形成栅堆栈层，包括依次层叠的高K介电层、TiN覆盖层、多晶硅层，以及位于所述TiN覆盖层和多晶硅层之间的阻挡层。

具体地，在该衬底上形成栅极介电层，可以选用高K材料来形成所述栅极介电层，例如用在HfO₂中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。所述形成栅极介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在所述SiO₂界面层上形成HfO2栅极介电层，其厚度为15到60埃。之后，在栅极介电层上形成栅极堆栈结构的TiN覆盖层，然后在TiN层上沉积扩散阻挡层，可以是TaN层或AlN层。之后在扩散阻挡层上沉积包括多晶硅材料的栅极材料层。

蚀刻所述栅堆栈层以在所述衬底上形成栅极结构。

具体地，可以使用光刻工艺对以上步骤所形成的SiO₂界面层、高K介电层、TiN覆盖层、多晶硅层进行图案化处理，得到所述栅极结构，所形成的栅极具有堆栈的结构。接着，对所述栅极结构的刻蚀工艺损伤进行修复，在形成栅极结构的过程中不可避免的对所述栅极结构侧壁的晶格结构造成破坏，影响器件性能，为此，在本发明的一具体地实施方式中通过高温退火、快速热氧化的方法对所述栅极结构的表面进行修复，但修复方法并不局限于所举示例，本领域技术人员可以根据损伤程度以及修复情况进行选择。

接着，进行形成偏移侧墙（offset spacer）的步骤。偏移侧墙的材料可以是氮化硅，氧化硅或者氮氧化硅等绝缘材料。偏移侧墙可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。

接下来以栅极结构为掩膜，对所述SRAM器件中的所述下拉晶体管（Pull down，PD）进行具有一定角度的LDD（Lightly doped drain）离子注入（halo/LDD）；具体地，以栅级结构及偏移侧壁为掩膜，采用离子以垂直于半导体衬底表面的竖直面为基准，大角度倾斜注入方式进行halo/LDD离子注入，以形成未激活的第一类离子halo区，大角度倾斜注入可以有效防止离子注入引起的结电容和结漏电，该未激活的第一类离子halo区可以提供LDD延伸区离子注入的扩散区域，形成超浅结。

在本发明的一具体地实施方式中选择halo LDD离子注入的方法以及适当的选取注入的角度、能量和剂量范围，可以优化器件产生的结电容和结漏电，降低阈值漂移，因此，离子LDD/halo注入对SCE、DIBL效应、结电容和结漏电、阈值漂移的影响，较佳的，所述离子注入的能量为2KeV～60KeV，优选为5KeV～50KeV，剂量为1E12/cm²～5E13/cm²，优选为1E13/cm²～3E13/cm²，注入角度为5°～45°，优选为10°～35°。

作为进一步的优选，所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；或者注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。

执行所述PD halo/LDD离子注入后，以栅极结构为掩膜，对所述上拉晶体管（Pullup，PU）进行halo/LDD离子注入。选用离子以垂直于半导体衬底表面的竖直面为基准，大角度倾斜注入方式进行halo/LDD离子注入，以形成未激活的第一类离子halo区，大角度倾斜注入可以有效防止离子注入引起的结电容和结漏电，该未激活的第一类离子halo区可以提供LDD延伸区离子注入的扩散区域，形成超浅结。

在本发明的一具体地实施方式中选择halo/LDD注入的离子以及适当的选取注入的角度、能量和剂量范围，可以优化器件产生的结电容和结漏电，降低阈值漂移，因此，离子halo/LDD注入对SCE、DIBL效应、结电容和结漏电、阈值漂移的影响，较佳的，所述离子注入的能量为10KeV～40KeV，优选为25KeV～30KeV，剂量为1E13/cm²～5E13/cm²，优选为3E13/cm²～4E13/cm²，注入角度为25°～45°，优选为30°～35°。

本发明所述方法改变现有技术中的常规离子注入顺序，SRAM器件在形成栅极结构之后，立即执行PD halo/LDD离子注入的步骤，使得在执行PD halo/LDD时，PD器件经历了最少光刻胶的灰化和湿法剥离工艺，这样栅极侧壁的工艺偏差以及PD器件源漏区剩余氧化层的工艺偏差都减小到最低值，在halo/LDD离子注入时，引入更少的随机掺杂波动（RDF），PD阈值电压失配达到最小，静态噪声余量(statistic noise margin，SNM)也可以达到最大值，可以有效提高SRAM的良率。

本发明所述方法在提高器件良率方面具有突出的效果。现有技术中在LDD之前将所述源漏区上的氧化层去掉后，不会提高失配性能，反而加剧了器件的失配，同样选用化学清洗槽DNS清洗的方法对器件失配性能也没有明显的改进。选用本发明所述方法，改变halo/LDD离子注入顺序后将所述器件失配性能提高了13%，甚至更高，因此，本发明所述方法具有突出的效果。

作为优选，为了避免后续halo区的重叠和倾斜注入对LDD超浅结、栅介质层和栅极结构的破坏，优选的，在半导体衬底上形成栅极结构之后，接着在栅极结构的偏移侧壁上形成间隙壁，然后再进行后续各项halo/LDD注入工艺。

在衬底和上述步骤所形成的偏移侧墙上形成间隙壁（Spacer），可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有2-10nm的厚度。然后，用离子注入工艺或扩散工艺重掺杂源极和漏极（S/D）形成于栅极间隙壁任一侧的衬底中。还可以包括退火步骤、形成袋形注入区、NiSi沉积等步骤。

接着，在所述器件中核心区的PMOS晶体管进行halo/LDD离子注入；对所述核心区的PMOS晶体管以小角度倾斜方式在所述核心区中PMOS晶体管中进行斜角度辅助离子halo/LDD注入，以在所述核心区中PMOS晶体管中形成halo离子注入区。对于N型半导体器件，使用III族元素进行离子注入，例如硼、二氟化硼和铟，离子注入能量为20-60keV，剂量为5×10¹²-6×10¹³原子/cm³。对于P型半导体器件，使用V族元素进行例子注入，例如磷和砷，离子注入能量为20-60keV，剂量为5×10¹²-6×10¹³原子/cm³。例如可以与垂直方向成20-70度的角度对所述器件进行两次对称halo/LDD离子注入，在衬底的沟道区两侧形成halo离子注入区。halo/LDD离子注入区域由形成的开口的宽度、开口的高度、离子注入的能量、注入的角度及离子穿透侧墙和介质层能力决定。当与垂直方向的角度增大，halo离子注入区将从沟道中间移向沟道的两侧，同时halo离子注入区的深度变浅。所以在具体地实施例中，根据控制器件短通道效应需要，设计halo离子注入的能量和角度。若在进行两次对称halo离子注入中，与垂直方向的角度不大，沟道中的两个halo离子注入区离沟道中间近，可能出现重叠。单个halo离子注入区域的宽度一般小于开口的宽度的1.5倍。

然后，对在所述核心区中NMOS晶体管进行离子LDD halo注入，所述条件可以参考上述核心区中PMOS晶体管的LDD halo注入条件，但也并不局限与该条件。

作为进一步的优选，对器件进行退火，以激活halo离子注入区的杂质。例如可以采用快速热退火，在其他的实施例中可以采用其他的退火工艺。如果源漏区及源漏扩展区参杂还没有激活，可以利用本步骤顺带退火，以达到激活目的。根据本发明的实施例，通常采用尖峰退火工艺对器件进行退火，例如在大约1000℃以上的温度进行0.5到2秒间退火。所述退火步骤可以在每次执行完halo离子注入后进行，也可以在所有的halo离子注入后进行，并没有严格的限制。

在本发明中根据器件失配性能需要，所述核心区中PMOS晶体管的和核心区的NMOS晶体管的halo/LDD离子注入顺序可以互换，进一步降低失配带来的不利影响，提高器件性能。

对所述半导体器件的输入输出区进行halo/LDD离子注入，所述方法中将所述器件输入输出区的halo/LDD离子注入放在最后，由于输入输出区尺寸较大，可以将其失配影响降到最低，作为本发明的另外一种实施方式，根据器件失配性能需要，还可以对NMOS和PMOS的输入输出区的LDD离子注入的顺序进行互换。

所述晶体管栅极的两侧进行源漏注入，在本发明的一具体地实施方式中采用预非晶化掺杂(Pre-amorphization Implantation,PAI)和共同离子注入(Co-implant)，降低注入深度，抑制隧道效应(Channeling)，减少射程末端(EOR)缺陷；提高注入剂量,降低结电阻；采用高电流、低能量和大角度离子注入，有效控制掺杂元素的扩散，提高源漏扩展区(SDE)的陡度，采用较高剂量halo结构，也能有效抑制短沟道效应(SCE)，合理的halo区掺杂分布会极大地改善小尺寸器件性能。halo注入角度、能量和剂量的增大会提高器件的阈值电压和开关比，降低泄漏电流和阈值漂移，有效抑制短沟道效应(SCE)、亚阈特性的漏极诱发势垒降低效应(DIBL)效应。

在本发明的实施例中为了提高器件的性能，还可以进一步包含形成金属栅极的步骤。

具体地，去除所述栅极结构中的多晶硅层，形成沟槽。所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的O₂或Ar，其可以提高刻蚀的品质。在该步骤之后，PMOS中的TaN或AlN层的最终厚度在10-30埃之间。

在所述阻挡层上形成金属栅极；

具体地，进行形成PMOS金属栅极的步骤。所述金属栅极通过沉积多个薄膜堆栈形成。所述薄膜包括功函数金属层，阻挡层和金属铝材料层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。

在本发明的一个实施例中使用原子层沉积（ALD）、溅镀及物理气相沉积(PVD)的方法，所形成的阻挡层的厚度在10-100埃之间。所述功函数金属层包括一层或多层金属层。所述金属层可以是TiN、TaN、TiN和TaN、上述的组合。所述金属层可以用ALD、PVD或CVD的方法形成。优选地，所述功函数金属层的厚度在10-200埃之间。

所述金属铝材料层可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后进行导电层的平坦化，以除去沟槽以外的导电层而形成PMOS金属栅极。

蚀刻所述层间介质层，形成接触孔；采用金属导电材料填充所述接触孔，形成接触塞，以形成电连接；

具体地，在所述层间介质层上形成掩膜，然后进行蚀刻，分别在所述NMOS和PMOS栅极上形成接触孔，然后在所述接触孔中填充导电材料，最后进行平坦化，在所述栅极上形成接触塞，用于电连接。

图1为本发明的实施例的所述SRAM存储器的制备方法流程图，包括：

步骤201提供半导体衬底；

步骤202对所述半导体衬底上的下拉晶体管进行halo/LDD离子注入；

步骤203对所述半导体衬底上的上拉晶体管进行halo/LDD离子注入；

步骤204对所述半导体衬底上的核心区的PMOS区域进行halo/LDD离子注入；

步骤205对所述半导体衬底上的核心区的NMOS区域进行halo/LDD离子注入；

步骤206对所述半导体衬底上的输入输出区的PMOS区域进行halo/LDD离子注入；

步骤207对所述半导体衬底上的输入输出区的NMOS区域进行halo/LDD离子注入。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种SRAM存储器的制备方法，所述方法包括：

提供半导体衬底；

按照先后顺序依次执行以下离子注入步骤：对所述半导体衬底上的下拉晶体管进行halo/LDD离子注入；

对所述半导体衬底上的上拉晶体管进行halo/LDD离子注入；

对所述半导体衬底上的核心区的PMOS区域进行halo/LDD离子注入；

对所述半导体衬底上的核心区的NMOS区域进行halo/LDD离子注入；

对所述半导体衬底上的输入输出区的PMOS区域进行halo/LDD离子注入；

对所述半导体衬底上的输入输出区的NMOS区域进行halo/LDD离子注入。

2.根据权利要求1所述的方法，其特征在于，所述方法在对下拉晶体管进行halo/LDD离子注入前还包括以下步骤：

在所述半导体衬底上形成栅极结构，并对所述栅极结构刻蚀工艺损伤进行修复；

在所述栅极结构的侧壁上形成偏移侧壁。

3.根据权利要求1所述的方法，其特征在于，所述方法还包括形成源漏区的步骤。

4.根据权利要求3所述的方法，其特征在于，所述方法还包括在所述源漏区上形成接触塞的步骤，以形成电连接。

5.根据权利要求1所述的方法，其特征在于，对所述核心区的PMOS晶体管和NMOS晶体管进行halo/LDD离子注入的顺序调换。

6.根据权利要求1所述的方法，其特征在于，对所述输入输出区的PMOS晶体管和NMOS晶体管进行halo/LDD离子注入的顺序调换。

7.根据权利要求1所述的方法，其特征在于，所述上拉晶体管为PMOS晶体管。

8.根据权利要求1所述的方法，其特征在于，所述下拉晶体管为NMOS晶体管。

9.如权利要求1-8之一所述的方法制备得到的SRAM存储器。