[go: up one dir, main page]

CN106024600A - 短沟道nfet装置 - Google Patents

短沟道nfet装置 Download PDF

Info

Publication number
CN106024600A
CN106024600A CN201610178035.3A CN201610178035A CN106024600A CN 106024600 A CN106024600 A CN 106024600A CN 201610178035 A CN201610178035 A CN 201610178035A CN 106024600 A CN106024600 A CN 106024600A
Authority
CN
China
Prior art keywords
semiconductor layer
species
carbon
implant
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610178035.3A
Other languages
English (en)
Other versions
CN106024600B (zh
Inventor
C·D·源
K·亨佩尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN106024600A publication Critical patent/CN106024600A/zh
Application granted granted Critical
Publication of CN106024600B publication Critical patent/CN106024600B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及短沟道NFET装置，具体提供一种形成半导体装置的方法，其包括以相对于垂直于半导体层的表面的方向的有限倾斜角度，在该半导体层中共布植光晕物种及碳。另外，提供一种半导体装置，其包括N沟道晶体管，该N沟道晶体管包含由光晕物种所制成的光晕区，该光晕区于半导体层中形成有掺质分布，该半导体装置还包括碳物种，该碳物种于该半导体层中布植成与该光晕区具有实质相同的掺质分布。

Description

短沟道NFET装置
技术领域
大体上，本文中所揭示的专利标的是关于集成电路，而且尤指短沟道NMOS晶体管装置。更具体地说，本文中所揭示的专利标的是关于减少光晕物种的扩散的改良型N沟道MOSFET。
背景技术
半导体晶圆上形成的集成电路一般包括大量的电路元件，这些电路元件形成电路。除了例如场效应晶体管及/或双极型晶体管等主动装置外，集成电路还可包括诸如电阻器、电感器及/或电容器等被动装置。特别的是，在使用CMOS技术制作复杂的集成电路期间，数百万个晶体管，即N沟道晶体管及P沟道晶体管，是在包括结晶半导体层的衬底上形成。
举例而言，MOS晶体管无论是N沟道晶体管或P沟道晶体管，都包含所谓由高掺杂的漏极与源极区的介面所形成的PN结，该漏极区与该源极区之间布置有反相或低度的掺杂沟道区。沟道区的导电性，即导电沟道的驱动电流能力，是藉由形成于该沟道区附近的栅极电极来控制并藉由薄绝缘层从中分隔。
沟道区的导电性在对栅极电极施加适当的控制电压而形成导电沟道时，取决于(但不限于)掺质浓度、多数电荷载子的迁移率，而对于沟道区顺着晶体管宽度方向的给定延展，还取决于源极与漏极区之间的距离，该距离也称为沟道长度。
因此，结合对栅极电极施加控制电压时于绝缘层下面快速建立导电沟道的能力，沟道区的整体导电性实质决定MOS晶体管的效能。
现今，由于IC的半导体装置的小型化有持续需求，所以所制作的MOS晶体管的沟道长度稍低于70nm或60nm。对于此类尺寸，反转短沟道效应(reverse short-channel effect)会为短沟道MOSFET的可靠操作带来严重的问题。此反转短沟道效应可说明为临界(threshold)电压随着沟道长度的缩减而增大。
反转短沟道效应的一种成因可从沟道植入物的扩散看出，举例而言，该扩散乃是由源极/漏极延展植入物或深源极/漏极植入物或光晕植入物所诱发。注入间隙原子(self-interstitial)所造成的氧化增强型扩散在这种情况下造成严重的问题。这类硅点(silicon point)缺陷尤其促使光晕物种的扩散，该光晕物种如硼，是在制造N沟道MOSFET时当作光晕植入物使用。事实上，已证实硼的扩散性主要是由氧化步骤期间所造成的硅间隙原子的浓度来决定。
在所属技术领域中，已知要提供碳植入物以便抑制光晕物种的扩散，例如硼扩散。然而，目前在TFT的沟道中的碳布植未可靠地抑制增强的光晕物种的扩散，尤其是硼，从而未可靠地抑制反转短沟道效应。
因此，本发明的一目的在于减轻N沟道TFT中光晕物种的扩散(尤其是硼扩散)的问题。
发明内容
以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述，用意不在于鉴别本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。
大体上，本文中揭示的专利标的是关于在沟道区中具有光晕布植的N沟道TFT。提供一种形成半导体装置的方法，其包括下列步骤：以相对于垂直于半导体层的表面的方向的有限倾斜角度(tilt angle)，在该半导体层中共布植(co-implant)光晕物种(halo species)及碳。尤其是，碳及光晕物种，例如硼，可在同一布植程序中进行布植。
此外，提供一种形成半导体装置的方法，其包括下列步骤：(a)在半导体层中布植第一P型掺质(P-dopants)以在该半导体层中形成N沟道晶体管的P型阱，(b)在该半导体层中布植第二P型掺质以在该半导体层中形成该N沟道晶体管的光晕区，以及(c)在该半导体层中布植与该光晕区具有实质相同的掺质分布的碳。可在半导体层中布植第二P型掺质以在为了布植碳而实行的同一布植程序中形成光晕区。换句话说，该碳可与该光晕物种(例如硼)进行共布植。
另外，提供一种半导体装置，其包含：N沟道晶体管，其包含由光晕物种所制成的光晕区，该光晕区于半导体层中形成有掺质分布，该半导体装置还包括碳物种，该碳物种于该半导体层中布植成与该光晕区具有实质相同的掺质分布。光晕物种可包含硼或由硼组成。光晕物种与碳的布植能量可实质相同。
附图说明
本揭露可搭配附图参照以下说明来了解，其中相同的参考附图标记表示相似的元件，并且其中：
图1a及图1b根据本发明的一实施例，绘示一用于制造N沟道晶体管的程序流程，其中碳是布植于沟道区中；以及
图2a至图2d根据本发明的一实施例，绘示另一用于制造N沟道晶体管的程序流程，其中碳是布植于沟道区中。
尽管本文中揭示的专利标的易受各种修改及替代形式影响，其特定具体实施例仍已在图式中举例展示，并且于本文中详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如随附的权利要求书所界定，用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。
具体实施方式
下面说明本发明的各项说明性的具体实施例。为了澄清，实际实作态样不是所有特征都有在本说明书中说明。当然，将领会的是，在开发任何此实际的具体实施例时，必须做出许多实作态样的特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样的不同而改变。此外，将领会的是，此一开发努力可能复杂且耗时，虽然如此，仍会是具有本揭露的效益的所属技术领域中具有通常知识者的例行工作。
以下具体实施例是经充分详述而使所属技术领域中具有通常知识者能够利用本发明。要了解的是，其它的具体实施例基于本揭露将是会显而易见的，而且可进行系统、结构、程序或机械的变更而不会脱离本揭露的范畴。在以下说明中，所提供的许多特定的细节是为了能够透彻了解本揭露。然而，将会显而易见的是没有这些特定细节也可实践本揭露的具体实施例。为了避免混淆本揭露，一些众所周知的电路、系统组态、结构组态及程序步骤并未详细揭示。
本揭露现将参照附图来说明。各种的结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因所属技术领域中具有通常知识者众所周知的细节而混淆本揭露。虽然如此，仍将附图包括进来以说明并阐释本揭露的说明性实施例。本文中使用的字组及词组应了解并诠释为与所属技术领域中具有通常知识者了解的字组及词组具有一致的意义。与所属技术领域中具有通常知识者了解的通常或惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于藉由本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于所属技术领域中具有通常知识者了解的意义，此一特殊定义必须按照为此词汇或词组直接且明确提供此特殊定义的定义方式，在本说明书中明确提出。
大体上，所述乃是制造技术及内有形成N沟道晶体管的半导体装置，其中进行碳掺杂是为了减少光晕物种在沟道区中的扩散，特别是硼光晕植入物的硼扩散。尤其是，沟道区的碳掺杂是以有限倾斜角度通过与光晕物种进行共布植来达成。特别的是，光晕物种与碳物种可呈相同倾斜角度进行布植，并且具有相同的布植能量。
根据本发明的一实施例，用于制造N沟道晶体管装置的程序流程是参照图1a及图1b来说明，其中碳是在沟道区中与光晕物种进行共布植。
图1a示意性绘示半导体装置100的截面图，该半导体装置包含衬底101，该衬底上面设有半导体层102。半导体层102一般是区分成多个半导体区或主动区，该多个区应理解为其内及其上面待形成至少一个晶体管。为了方便起见，图1a中绘示晶体管150的N沟道的单一主动区102a。该主动区102a是通过隔离区102b来横向划定，该隔离区可代表浅沟槽隔离(shallow trench isolations，STI)。P型阱是通过适当的布植在主动区102a形成。
半导体层102可包含(包括)相当大量的硅，因为高集成密度的半导体装置可基于硅而在大量生产时形成，原因在于可利用性增强，并且过去数十年来已开发出广为接受的制程技术。然而，可使用任何其它适当的半导体材料，例如，含有诸如锗、碳、硅/锗、硅/碳、其它II-VI族或III-V族半导体化合物及类似者等其它等电子成分的硅基础材料。衬底101可以是任何能适用的衬底，例如包含硅的半导体衬底，尤其是单晶硅、或锗、或两者的混合物、或磷酸镓、砷化镓。
举例而言，衬底101及半导体层102可以是一包含埋置型绝缘层(图未示)的绝缘层上覆硅(SOI)晶圆的部分，该埋置型绝缘层设置于半导体层102与衬底101之间。该埋置型绝缘层可以是可包含(二)氧化硅的埋置型氧化物(buried oxide，BOX)层，例如硼硅酸玻璃。BOX层可由不同层所组成，该不同层其中一者可包含硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、或包含硼或磷的SiO2化合物。半导体层102的厚度可以在5nm至30nm的范围内，尤其是5nm至15nm，而BOX层的厚度可落于10nm至50nm的范围内。
在图1a所示的制造阶段时，晶体管150包含栅极电极结构160，该栅极电极结构进而可包含栅极介电层161，该栅极介电层包括高k介电材料，可能与习知的介电材料组合，取决于整体程序及装置要求而定。举例而言，该栅极介电层161可包含氧化铪、氧化锆及类似者。该栅极介电层161可包含高k栅极绝缘层。该高k栅极绝缘层可在氧化物层上形成，并且可包含各种的高k材料(k值大于10)，诸如氧化铪、铪硅酸盐、氧化镧、氧化锆等。高k绝缘材料的层的厚度可随着特定应用而改变，例如：可具有约2nm至3nm的厚度。
另外，诸如氮化钛、氮化钽及类似者的含金属电极材料162可在栅极介电层161上面形成，接着形成半导体为基础的电极材料163，例如非晶硅及/或多晶硅及类似者。含金属电极材料162可包含多层，该多层包含不同的金属物种。栅极电极160的功函数(work function)可藉由金属物种来适度调整。还有，举例而言，诸如氮化硅或氧化硅材料的介电质覆盖层或层系统164一般是在电极材料163上形成。
栅极电极结构160可具有任何适当的栅极长度，即在图1a中，栅极电极结构160的水平延展部对应等于及小于50nm的栅极长度，例如等于及小于35nm。在所示制造阶段中，栅极电极结构160及主动区102a是通过例如氮化硅、二氧化硅及类似者所构成的保护衬垫(liner)或衬垫系统165来包覆。
如图1a所示，半导体装置100可基于以下程序策略来形成。隔离区102b可基于尖端的光刻、蚀刻、沉积、退火及平坦化技术来形成，从而还定义主动区102a的横向大小、位置及形状。在形成隔离区102b之前或之后，可将P型阱掺质物种并入主动区102a，以便调整待于主动区102a中及上面形成的N沟道晶体管的基本电子特性。
其次，实施形成敏感(sensitive)材料161及162的程序序列，其可包括适当的沉积及图形化策略，为的是要结合含金属电极材料以提供高k介电材料，其中，若有需要，可实施附加的退火程序，以便将诸如镧的功函数调整金属物种并入介电层161及/或电极层162中。
之后，半导体材料163结合一或多种诸如层164的覆盖材料是通过实施任何适当的沉积技术来沉积，然后进行复杂的光刻与蚀刻序列，以便由产生的层堆栈形成栅极电极结构160。所以，基于上述程序序列，可在早期制造阶段调整高k金属栅极电极结构160的电子特性，然而，这需要可靠约束敏感材料161、162。为此，例如以二氧化硅材料、氮化硅材料或这些层的可能组合的形式提供衬垫165，该衬垫可通过使用诸如多层沉积程序及类似者等广为接受的沉积技术来沉积。
图1b示意性绘示更晚期制造阶段中的半导体装置100。如图所示，可实施布植序列以便将掺质物种引入主动区102a。为此，可进行布植程序103以便合并漏极与源极掺质物种，藉以初步形成具有所欲的掺质浓度及深度的漏极与源极延展区151e。布植程序103可基于适当的程序参数来进行，以便透过层165合并掺质物种。布植程序103可顺着如图1b的实线箭号所示实质垂直于半导体层102的表面的方向来进行。
此外，可实施倾斜布植程序104以便相对漏极与源极延展区151e的掺质物种并入反掺杂物种(P型掺质)，藉以形成反掺杂区，即光晕区102h。特别的是，反掺杂物种可包含硼。
离子布植程序104可相对于垂直方向呈一角度来进行，该角度可在约20度至40度之间变化，如图1b的虚线箭号所示。应领会的是，其它装置区可根据广为接受的遮罩方法通过适当的布植遮罩来可靠地包覆。因此，在布植程序103、104及相关阻剂移除程序期间，栅极电极结构160的敏感材料可通过衬垫165来可靠地包覆。
离子布植程序104不仅包含光晕物种的布植，除此之外，还共布植碳以便在往后处理步骤中，达到减少光晕物种的扩散的目的。举例来说，可在离子布植程序104的期间，以一倾斜角度(相对主动区102a的表面的法线方向来测量，即相对于垂直于半导体层的表面的方向来测量)来布植光晕物种，例如硼，该倾斜角度介于10度至50度之间，例如20度至40度之间。特别的是，碳物种可用与光晕物种相同的倾斜角度及/或布植能量来布植。
光晕物种的布植能量的范围可以是5keV至10keV，例如6keV至8keV。光晕掺质的密度可调整成约1013至1014cm·2。附加的碳物种可用与光晕物种相同的倾斜角度、及范围相当于5keV至10keV或6keV至8keV的布植能量来布植。碳掺质的密度可调整成约1014至1015cm-2。原则上，使光晕成分与共布植的碳的掺质分布实质匹配可能较佳。
图1b所示的组态可能经受退火程序，该退火程序中是对装置100实施适当的温度，以便重新结晶化主动区102a中的布植诱发型损坏。此外，可在同一及/或一或多道附加的退火程序期间完成掺质物种的适度活化。为此，可实施诸如激光式退火程序、快速热退火程序技术、闪光式退火程序及类似者等任何广为接受的技术。在退火程序之后，延展区151e与光晕区102h及经布植的碳物种具有适当的分布，同时也已重新建立所欲的高晶体品质。
本案发明人所进行的详尽实验已展示出，上述光晕成分的非所欲的扩散可在共布植后所进行的退火处理之后，通过如此进行的碳共布植而显著减少。可达成更佳的沟道连接，并且抑制短沟道效应，如冲穿及高漏电流。藉此，可获得更高的驱动电流及更低的断开电流，并且可提升N沟道晶体管的整体操作可靠度。
图2a至图2d中绘示另一根据本发明制造半导体装置的程序流程的实施例。图2a示意性绘示包含半导体层201的半导体装置200的截面图，该半导体层可能在埋置型氧化物层(图未示)上形成，该埋置型氧化物层形成于衬底(图未示)上。P型阱可在半导体层201中形成，半导体层可包含硅。如参照图1a所述，半导体层201可通过隔离区(未示于图2a中)来横向划定，该隔离区可代表STI。例如氧化硅层的薄氧化硅层202是通过热氧化作用在半导体层201的表面上形成。衬垫203是在氧化物层202及栅极电极上形成。该衬垫可包含二氧化硅材料、氮化硅材料或这些层的组合，其可通过使用诸如多层沉积程序及类似者等广为接受的沉积技术来沉积。
栅极电极包含多层204，该多层含有被氧化物覆盖体(oxidecap)206所包覆的金属与多晶硅栅极材料205。金属栅极层204是在高k栅极介电层207上形成。举例而言，高k栅极介电层207可包含氧化铪、氧化锆及类似者。可将诸如镧的功函数调整物种并入含金属层204及/或介电层207中最下层者。氧化物层203促成栅极介电质。另外，例如由氧化物材料构成的第一间隔物层208是在衬垫203上形成。第一间隔物层208可通过低压化学气相沉积来形成。
图2b示意性绘示更晚期制造阶段中的半导体装置200。在此阶段中，已蚀刻出第一间隔物层208以便形成第一侧壁间隔物218。衬垫层203及薄氧化物层202两者也在栅极电极与第一侧壁间隔物218未包覆处遭到移除。从半导体层201的表面移除薄氧化物层期间，也可部分或完全移除多晶硅栅极上形成的氧化物覆盖体206。
可实行布植程序310，以便形成具有所欲的掺质浓度及深度的漏极与源极延展区220。此布植程序可垂直于半导体层201的表面来进行，即倾斜角度为零。此外，可实行倾斜布植程序320以便相对漏极与源极延展区220的掺质物种并入反掺杂物种(P型掺质)，藉以形成反掺杂区或光晕区230。特别的是，反掺杂物种可包含硼。举例而言，倾斜的离子布植程序320可相对于法线/垂直方向呈一角度来进行，该角度可在约20度至40度之间变化。
离子布植程序320不仅包含光晕物种的布植，除此之外，还共布植碳以便在往后的处理步骤中，达到减少光晕物种的扩散的目的。举例来说，可在离子布植程序302的期间以一倾斜角度来布植光晕物种，例如硼，该倾斜角度介于10度至50度之间，例如20度至40度之间。光晕物种的布植能量的范围可以是5keV至10keV，例如6keV至8keV。
光晕物种与碳可用相同的倾斜角度及布植能量进行布植。光晕掺质的密度可调整成约1013至1014cm-2。附加的碳物种可用与光晕物种相同的倾斜角度、及范围相当于5keV至10keV或6keV至8keV的布植能量来布植。碳掺质的密度可调整成约1014至1015cm-2。原则上，使光晕成分与共布植的碳的掺质分布相匹配可能较佳。
图2c示意性绘示更晚期制造阶段中的半导体装置200。热氧化作用导致薄氧化物层240在半导体层201的曝露部分上形成(还有第一侧壁间隔物218)。氧化物层240上形成有第二间隔物层250，第二间隔物层250可由氮化物材料形成，第二间隔物层250的形成有助于源极/漏极区在往后的处理步骤中自对准形成。
图2d示意性绘示更晚期制造阶段中的半导体装置200。在此阶段中，已蚀刻出第二间隔物层250以在第一侧壁间隔物218上形成第二侧壁间隔物260。此外，薄热生长的氧化物层240已自多晶硅栅极205的顶端及半导体层201的表面移除。
形成第二侧壁间隔物260之后，进行第三实质垂直的离子布植程序330，以在半导体层201中形成源极/漏极布植区270。进行用以形成源极/漏极布植区270的离子布植程序330可使用更高的掺质剂量来进行，而且是以比形成延展布植区220的离子布植程序310更高的布植能量来进行(图2b)。布植程序330是使用待形成的NMOS晶体管的N型掺质来进行。
可进行加热或退火程序，用以修复因布植程序310、320及330对半导体层201的晶格结构造成的损坏，并且用以活化经布植的掺质材料以调整源极/漏极区270、源极/漏极延展区220与光晕区230的空间关系。特别的是，可利用略高于1000℃的温度，例如在大约1050℃的温度下，进行尖波(spike)退火以活化源极/漏极物种。
必要时，多晶硅栅极205及/或源极/漏极区270可进行硅化(silicidation)。原则上，可在先前于半导体层201中形成的受应力的硅锗材料中形成源极与漏极区270。此外，第一与第二侧壁间隔物218与260可由在栅极电极上呈现某些应力的本质应变材料构成。层间介电质可在图2d中所示的结构上方形成，并且接触部(contact)可在该层间介电质中形成，用以电接触栅极电极的多晶硅栅极材料205及源极与漏极区270。
由于本案揭示的专利标的，在一些说明性具体实施例中，提供一种N沟道晶体管，例如N沟道MOSFET，其光晕物种(例如硼)的非所欲的扩散已减少，该非所欲的扩散乃导因于光晕成分的布植期间碳的共布植。
以上所揭示的特定具体实施例仅具有说明性，因为本发明可采用对受益于本文教示的所属技术领域中具有通常知识者显而易见的不同但均等方式来修改及实践。举例而言，以上所提出的程序步骤可按照不同的顺序来进行。另外，除了如权利要求书中所述以外，未意图限制于本文所示构造或设计的细节。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变例全都视为在本发明的范畴及精神内。因此，本文寻求的保护乃如权利要求书中所述。

Claims (16)

1.一种形成半导体装置的方法，其包含下列步骤：
以相对于垂直于半导体层的表面的方向的有限倾斜角度，在该半导体层中共布植光晕物种及碳。
2.如权利要求1所述的方法，其中，该碳与该光晕物种是以实质相同的布植能量来布植。
3.如权利要求1所述的方法，其中，该光晕物种包含硼或由硼组成。
4.如权利要求1所述的方法，还包含：
在该半导体层中形成源极与漏极延展区；以及
在该半导体层中形成源极与漏极区。
5.如权利要求1所述的方法，其中，该光晕物种及该碳两者是以相对于垂直于该半导体层的该表面的方向呈介于20度至40度之间的倾斜角度来布植。
6.如权利要求1所述的方法，还包含在该半导体层的该表面上方形成高k栅极介电层，以及在该高k栅极介电层上方形成栅极电极。
7.如权利要求1所述的方法，还包含在共布植该光晕物种及该碳之前，先于该半导体层上方形成栅极电极，并于该栅极电极的侧壁处形成第一侧壁间隔物。
8.如权利要求7所述的方法，还包含在共布植该光晕物种及该碳之后，于该第一侧壁间隔物上方形成第二侧壁间隔物，以及在形成该第二侧壁间隔物之后，于该半导体层中形成源极与漏极区。
9.如权利要求7所述的方法，还包含在形成该第一侧壁间隔物之后，于该半导体层中形成源极与漏极延展区。
10.一种形成半导体装置的方法，其包含下列步骤：
在半导体层中布植第一P型掺质以在该半导体层中形成N沟道晶体管的P型阱；
在该半导体层中布植第二P型掺质以在该半导体层中形成该N沟道晶体管的光晕区；以及
在该半导体层中布植与该光晕区具有实质相同的掺质分布的碳。
11.如权利要求10所述的方法，其中，该第二P型掺质及该碳是在单一布植程序中以实质相同的倾斜角度及实质相同的布植能量进行共布植。
12.如权利要求10所述的方法，还包含在布植该第二P型掺质及该碳之前，先于该半导体层上形成栅极介电质，并于该栅极介电质上形成栅极电极。
13.如权利要求12所述的方法，其中，形成该栅极介电质包含在该半导体层的表面上形成氧化物层、并于该氧化物层上形成高k介电材料，而形成该栅极电极包含在该栅极介电质上方形成含金属层、并于该含金属层上方形成多晶硅层。
14.一种半导体装置，其包含：
N沟道晶体管，其包含由光晕物种所制成的光晕区，该光晕区于半导体层中形成有掺质分布；以及
碳物种，其布植于该半导体层中，该碳物种与该光晕区具有实质相同的掺质分布。
15.如权利要求14的半导体装置，其中，该光晕物种包含硼。
16.如权利要求15所述的半导体装置，其中，该碳物种的密度超过该光晕区中该光晕物种的密度。
CN201610178035.3A 2015-03-25 2016-03-25 短沟道nfet装置 Expired - Fee Related CN106024600B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/667,778 2015-03-25
US14/667,778 US9735012B2 (en) 2015-03-25 2015-03-25 Short-channel nFET device

Publications (2)

Publication Number Publication Date
CN106024600A true CN106024600A (zh) 2016-10-12
CN106024600B CN106024600B (zh) 2019-04-12

Family

ID=56975642

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610178035.3A Expired - Fee Related CN106024600B (zh) 2015-03-25 2016-03-25 短沟道nfet装置

Country Status (3)

Country Link
US (2) US9735012B2 (zh)
CN (1) CN106024600B (zh)
TW (1) TWI627663B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463286A (zh) * 2020-04-10 2020-07-28 上海华力集成电路制造有限公司 N管io组件及其制造方法
CN111463284A (zh) * 2020-04-10 2020-07-28 上海华力集成电路制造有限公司 N型fet及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312334B2 (en) * 2016-04-29 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid doping profile
FR3051598B1 (fr) * 2016-05-20 2018-10-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation sur un meme substrat de transistors presentant des caracteristiques differentes
US20210193467A1 (en) * 2019-12-20 2021-06-24 Texas Instruments Incorporated Through-gate co-implant species to control dopant profile in transistors

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674300A (zh) * 2004-03-22 2005-09-28 因芬尼昂技术股份公司 沟道中具浅锗注入区的晶体管
US20080258178A1 (en) * 2006-04-03 2008-10-23 Hsiang-Ying Wang Method of forming a MOS transistor
CN101405848A (zh) * 2006-02-28 2009-04-08 先进微装置公司 具有增加的阈值稳定性而没有驱动电流降级的晶体管器件
US20100003799A1 (en) * 2008-07-03 2010-01-07 Semiconductor Manufacturing International (Shanghai) Corporation Method for forming p-type lightly doped drain region using germanium pre-amorphous treatment
US20120098590A1 (en) * 2010-10-20 2012-04-26 Texas Instruments Incorporated Quantum electro-optical device using cmos transistor with reverse polarity drain implant
CN102737965A (zh) * 2011-04-12 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种Halo结构的形成方法
CN104183495A (zh) * 2013-05-27 2014-12-03 中国科学院微电子研究所 一种半导体器件的形成方法
US20150041916A1 (en) * 2013-08-08 2015-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
CN105492987A (zh) * 2013-08-30 2016-04-13 电子系统股份有限公司 pH自动调整装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8778754B2 (en) * 2008-09-15 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N and P work functions in high-K/metal gate devices

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674300A (zh) * 2004-03-22 2005-09-28 因芬尼昂技术股份公司 沟道中具浅锗注入区的晶体管
CN101405848A (zh) * 2006-02-28 2009-04-08 先进微装置公司 具有增加的阈值稳定性而没有驱动电流降级的晶体管器件
US20080258178A1 (en) * 2006-04-03 2008-10-23 Hsiang-Ying Wang Method of forming a MOS transistor
US20100003799A1 (en) * 2008-07-03 2010-01-07 Semiconductor Manufacturing International (Shanghai) Corporation Method for forming p-type lightly doped drain region using germanium pre-amorphous treatment
CN101621006B (zh) * 2008-07-03 2011-01-12 中芯国际集成电路制造(上海)有限公司 利用锗预非晶处理来形成p-型轻度掺杂的漏极区的方法
US20120098590A1 (en) * 2010-10-20 2012-04-26 Texas Instruments Incorporated Quantum electro-optical device using cmos transistor with reverse polarity drain implant
CN102737965A (zh) * 2011-04-12 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种Halo结构的形成方法
CN104183495A (zh) * 2013-05-27 2014-12-03 中国科学院微电子研究所 一种半导体器件的形成方法
US20150041916A1 (en) * 2013-08-08 2015-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
CN105492987A (zh) * 2013-08-30 2016-04-13 电子系统股份有限公司 pH自动调整装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463286A (zh) * 2020-04-10 2020-07-28 上海华力集成电路制造有限公司 N管io组件及其制造方法
CN111463284A (zh) * 2020-04-10 2020-07-28 上海华力集成电路制造有限公司 N型fet及其制造方法
CN111463284B (zh) * 2020-04-10 2023-06-09 上海华力集成电路制造有限公司 N型fet及其制造方法
CN111463286B (zh) * 2020-04-10 2023-11-10 上海华力集成电路制造有限公司 N管io组件及其制造方法

Also Published As

Publication number Publication date
US20170316944A1 (en) 2017-11-02
US10121665B2 (en) 2018-11-06
CN106024600B (zh) 2019-04-12
TWI627663B (zh) 2018-06-21
TW201705223A (zh) 2017-02-01
US20160284549A1 (en) 2016-09-29
US9735012B2 (en) 2017-08-15

Similar Documents

Publication Publication Date Title
US7855118B2 (en) Drive current increase in transistors by asymmetric amorphization implantation
US9012277B2 (en) In situ doping and diffusionless annealing of embedded stressor regions in PMOS and NMOS devices
US7838887B2 (en) Source/drain carbon implant and RTA anneal, pre-SiGe deposition
US7211871B2 (en) Transistors of semiconductor devices and methods of fabricating the same
US8735237B2 (en) Method for increasing penetration depth of drain and source implantation species for a given gate height
US20090087971A1 (en) Method for fabricating semiconductor devices with reduced junction diffusion
US20090218633A1 (en) Cmos device comprising an nmos transistor with recessed drain and source areas and a pmos transistor having a silicon/germanium material in the drain and source areas
US9865505B2 (en) Method for reducing N-type FinFET source and drain resistance
US8318564B2 (en) Performance enhancement in transistors comprising high-k metal gate stack by an early extension implantation
US10121665B2 (en) Short-channel NFET device
CN103855028B (zh) 半导体器件及其形成方法
US8704229B2 (en) Partial poly amorphization for channeling prevention
US20150200270A1 (en) Field effect transistors for high-performance and low-power applications
US9184163B1 (en) Low cost transistors
US6391728B1 (en) Method of forming a highly localized halo profile to prevent punch-through
US10177246B2 (en) Semiconductor structure and fabrication method thereof
US8962414B1 (en) Reduced spacer thickness in semiconductor device fabrication
US20110260214A1 (en) Semiconductor device and method for manufacturing the same
US8735241B1 (en) Semiconductor device structure and methods for forming a CMOS integrated circuit structure
US8962410B2 (en) Transistors with different threshold voltages
US10170315B2 (en) Semiconductor device having local buried oxide
US9536974B2 (en) FET device with tuned gate work function
US9761689B2 (en) Method of forming a semiconductor device and according semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190412

Termination date: 20200325