CN103779281A - 制作晶体管的方法 - Google Patents
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Abstract
揭示一种制作晶体管的方法(图3A到3F)。所述方法包括在衬底(300)的面处形成电介质层(306)以及在所述电介质层上形成栅极(312)。在所述衬底中在所述栅极附近植入(316)源极和漏极区(310)。在所述栅极中植入(318)非晶区以形成非晶区。在所述栅极附近形成应力产生层(332)。对所述栅极进行退火以使所述非晶区再结晶。
Description
技术领域
本发明大体涉及通过互补金属氧化物半导体(CMOS)工艺中的植入诱发多晶硅非晶化实现的应力记忆技术。
背景技术
半导体集成电路特征大小的缩小已经将更多的挑战置于半导体集成电路处理。明确地说，高装填密度与产率之间的平衡要求经微调的制造工艺。近来的工艺进展包含在p沟道和n沟道互补金属氧化物半导体(CMOS)两种电路、金属栅极替换以及例如氮氧化硅(SiON)等复合栅极电介质材料中的各种应力记忆技术(SMT)。一种这样的SMT由堪纳斯基(Kanarsky)等人揭示(第7,968,915号美国专利)。图1说明了具有栅极32的两个n沟道场效晶体管34(NFET)以及具有栅极31且形成于n型井12中的一个p沟道场效晶体管34(PFET)，图1是堪纳斯基(Kanarsky)等人的图10的复制。每一晶体管包含相应的栅极电介质30、源极/漏极区36/35，以及沟道区38/37。晶体管形成于p型衬底8/10上且通过隔离区20分开。堪纳斯基(Kanarsky)等人揭示了单独地遮蔽以及处理NFET和PFET晶体管，以分别提供张应力和压应力，如箭头所示。然而，此类处理可能会不利地影响其它工艺参数，如将详细论述的。因此，需要不会不利地影响其它工艺参数的工艺兼容的应力记忆技术(SMT)。
发明内容
在本发明的优选实施例中，揭示一种制作晶体管的方法。所述方法包括在衬底的面处形成电介质层。在所述电介质层上形成栅极。在所述栅极附近植入源极和漏极区。对所述栅极进行植入以形成非晶区。在所述栅极附近形成应力产生层。对所述栅极进行退火以使所述非晶区再结晶。
附图说明
图1是在处理期间现有技术的半导体的截面图；
图2是本发明的金属氧化物场效晶体管(MOSFET)的截面图；
图3A到图3F说明根据本发明的第一实施例的SMT的工艺流程；
图4说明本发明的替代实施例；
图5说明随应变而变的MOSFET的模拟迁移率增益；以及
图6说明随植入能量而变的锗(Ge)在多晶硅栅极中的模拟植入深度。
具体实施方式
本发明的优选实施例提供了与现有技术相比应力记忆技术(SMT)的大量优点。
现在参考图5，图中展示了随应变(以GPa计)而变的金属氧化物半导体场效晶体管(MOSFET)的模拟迁移率增益。该图展示了随着应变从0增加到20GPa为12％的大致线性的迁移率增益。在此处以及在以下论述中，应力和应变可互换使用，来指示平行于电流方向的MOSFET沟道中的张应力或压应力。
本案发明人已经针对32nm和54nm的MOSFET沟道长度研究了具有工艺变化的SMT。将锗用作栅极非晶植入物质，其中植入能量作为参数且剂量为5e14A/cm2。图6是在每一植入能量下的植入深度和对应的非晶深度的模拟。在此，多晶硅栅极是70nm厚且形成于下伏栅极氧化物上。举例来说，在15keV的植入能量下，植入深度约28nm。对于20keV的植入能量，植入深度约40nm。对于25keV的植入能量，植入深度约53nm。工艺变化显示，具有25keV植入能量的装置的栅极氧化物击穿情况糟于15keV或20keV下的情况。发明人认为高斯植入分布的尾部可能会损坏栅极氧化物，从而导致稍低的栅极氧化物完整性(GOI)。此外，25keV晶体管的晶体管迁移率并没有明显好于15keV和20keV下的情况。因此，避免栅极氧化物中15nm内的非晶植入是有利的。为此，本发明的实施例旨在将非晶区限制在多晶硅栅极的上80％。在本发明的一个实施例中，这是通过将平均植入深度限制在多晶硅栅极的上60％来实现。
现在转到图2，所示为本发明的金属氧化物半导体场效晶体管(MOSFET)的截面图。在此处以及在以下论述中，图式说明简化的制作工艺流程而非特定电路。图式不按比例绘制，并且相同参考数字用以表示类似特征。通过举例，MOSFET被假定为n沟道，但在本发明的替代实施例中也可以为p沟道，如以下论述中将显而易见的。MOSFET形成于p型衬底200上处在浅沟槽隔离区202之间。MOSFET包含栅极区212、侧壁隔片204、栅极电介质206、轻掺杂扩散208以及源极/漏极区210。箭头220表示到栅极区212中的非晶植入。在本发明的优选实施例中，锗(Ge)有利地用于植入，因为它是IV族元素、稍大于硅(Si)原子，并且相对来说电荷中性。在本发明的替代实施例中，砷(As)也可以用于n沟道装置，或者锗(Ge)用于p沟道装置。本案发明人已经确定非晶植入深度X应有利地从栅极的上表面延伸到栅极高度Y的0.55到0.75倍的范围内。这些值分别大致对应于在15keV与25keV之间的Ge植入能量。
现在参考图3A到图3F，诸图所示为根据本发明的第一实施例的简化的工艺流程。未展示浅沟槽隔离(ST1)区，以便更清楚地说明本发明。图3A说明了p型半导体衬底300。栅极电介质层306形成于衬底300上，且可为二氧化硅、氮化硅或复合电介质，如此项技术所熟知的。大约70nm高的栅极层311形成于栅极电介质层306上。栅极层311优选为多晶硅，且可包括任何其它合适的多晶材料。
在图3B处，对栅极层311和栅极电介质层306进行图案化和蚀刻，以形成晶体管栅极312。施加轻掺杂植入314以在衬底中邻近栅极处形成轻掺杂区308。所述轻掺杂区优选为磷(P)或砷(As)。
在图3C处，邻近栅极312形成侧壁隔片304。所述侧壁隔片优选地通过氮化硅沉积和随后的各向异性蚀刻来形成。在栅极附近通过离子植入316形成重掺杂源极/漏极区310。源极/漏极区310优选为磷(P)或砷(As)。
在图3D处，对栅极312和源极/漏极区310施加非晶植入318。在本发明的优选实施例中，对于在栅极的上60％中的平均植入深度，以5e14A/cm2的剂量以及大约20keV的能量植入锗(Ge)。如先前所论述，这样会产生从栅极312的上表面到栅极的上60％中栅极高度的大约0.55到0.75的深度的非晶硅区。
在图3E处，电介质层330形成于栅极和源极/漏极区上。电介质层330优选为硅玻璃，例如硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)或磷硅玻璃(PSG)，且可具有在5nm到50nm的范围内的厚度。在电介质层330上通过化学气相沉积将应力产生层332形成到在30nm到120nm的范围内的厚度。应力产生层332优选为氮化硅膜以产生在300MPa到3GPa的范围内的张应力。接着使晶体管和栅极区经受1000℃到1100℃的高温退火，以使栅极312和源极/漏极310的非晶区再结晶。
在图3F处，通过湿式蚀刻和干式蚀刻的组合中的湿式蚀刻或干式蚀刻来移除应力产生层332。再结晶的栅极312和源极/漏极区310在平行于电流方向的晶体管沟道区中维持张应力340。本发明在维持张应力以及如先前所论述的经改进的迁移率方面非常有利。植入318在栅极的上60％中产生对于应力记忆来说最佳的非晶栅极区，所述非晶栅极区可与轻掺杂植入314和源极/漏极植入316分开。此外，锗(Ge)植入相对来说电荷中性，因此不会不利地影响其它晶体管特性。
现在转到图4，图中所示为本发明的第二实施例。图4说明了如先前所论述的p型半导体衬底300。栅极电介质层306形成于衬底300上，且可为二氧化硅、氮化硅或其它复合电介质。大约70nm高的栅极312形成于栅极电介质层306上。栅极312优选为多晶硅，且可包括任何其它合适的多晶材料。以相对于垂直方向所成的大于或等于50°的高植入角度对栅极层312施加非晶植入418。在本发明的优选实施例中，以5e14A/cm2的剂量以及大约20keV的能量植入锗(Ge)。如先前所论述，这样会产生从栅极312的上表面到栅极的上60％中栅极高度的大约0.55到0.75的深度的非晶硅区。此外，高角度植入大体上限制于栅极区，因此通过邻近栅极将源极/漏极区排除在外。这样有利地避免了源极/漏极区中的非晶植入，所述非晶植入可能会在退火之后在沟道区中引入不想要的压应力。
更进一步，虽然如此提供了众多实例，但是所属领域的技术人员应认识到，可对所述实施例进行各种修改、替代或更改，但所述修改、替代或更改仍属于如所附权利要求书所界定的本发明范围内。举例来说，尽管关于n沟道晶体管制作呈现了本发明的优选实施例，但是本发明的实施例也适用于p沟道晶体管制作。先前论述的实施例经过简单修改，使得应力产生层332产生压应力而非张应力。压应力产生层可为具有不同氢含量的氮化硅，或者难熔金属氮化物，例如氮化钛(TiN)或氮化钨(WN)。阅读了本说明书的所属领域的一股技术人员将容易明白其它组合。
Claims (20)
1.一种制作晶体管的方法，其包括：
在衬底的面处形成电介质层；
在所述电介质层上形成栅极；
在所述衬底中在所述栅极附近植入源极和漏极区；
以所述栅极的上60％中的平均植入深度对所述栅极进行植入，以形成非晶区；
在所述栅极附近形成应力产生层；以及
对所述栅极退火。
2.根据权利要求1所述的方法，其中所述植入所述源极和漏极区的步骤是在所述对所述栅极进行植入的步骤之前执行。
3.根据权利要求1所述的方法，其中所述植入所述源极和漏极区的步骤是在所述对所述栅极进行植入的步骤之后执行。
4.根据权利要求1所述的方法，其包括：
在所述衬底中邻近所述栅极植入轻掺杂区；以及
在所述植入所述源极和漏极区的步骤之前邻近所述栅极形成侧壁隔片。
5.根据权利要求1所述的方法，其中所述对所述栅极进行植入的步骤包括植入锗(Ge)。
6.根据权利要求1所述的方法，其中所述对所述栅极进行植入的步骤包括植入砷(As)。
7.根据权利要求1所述的方法，其中大体上没有所述非晶区形成于所述电介质层的15nm之内。
8.根据权利要求1所述的方法，其中所述晶体管是n沟道金属氧化物半导体NMOS晶体管，且其中所述应力产生层在所述晶体管的沟道区中产生张应力。
9.根据权利要求1所述的方法，其中所述晶体管是p沟道金属氧化物半导体PMOS
晶体管，且其中所述应力产生层在所述晶体管的沟道区中产生压应力。
10.一种制作晶体管的方法，其包括：
在衬底的面处形成电介质层；
在所述电介质层上形成栅极；
在所述衬底中在所述栅极附近植入源极和漏极区；
对所述栅极进行植入以在所述栅极的上60％中形成非晶区；
在所述栅极附近形成应力产生层；以及
对所述栅极退火。
11.根据权利要求10所述的方法，其中所述植入所述源极和漏极区的步骤是在所述对所述栅极进行植入的步骤之前执行。
12.根据权利要求10所述的方法，其中所述植入所述源极和漏极区的步骤是在所述对所述栅极进行植入的步骤之后执行。
13.根据权利要求10所述的方法，其包括：
在所述衬底中邻近所述栅极植入轻掺杂区；以及
在所述植入所述源极和漏极区的步骤之前邻近所述栅极形成侧壁隔片。
14.根据权利要求10所述的方法，其中大体上没有所述非晶区形成于所述电介质层的15nm之内。
15.根据权利要求10所述的方法，其中所述晶体管是n沟道金属氧化物半导体NMOS晶体管，且其中所述应力产生层在所述晶体管的沟道区中产生张应力。
16.根据权利要求10所述的方法，其中所述晶体管是p沟道金属氧化物半导体PMOS晶体管，且其中所述应力产生层在所述晶体管的沟道区中产生压应力。
17.一种制作晶体管的方法，其包括：
在衬底的面处形成电介质层；
在所述电介质层上形成栅极；
在所述衬底中在所述栅极附近植入源极/漏极区；
以大于或等于50°的角度对所述栅极进行植入以形成非晶区；
在所述栅极附近形成应力产生层；以及
对所述栅极退火。
18.根据权利要求17所述的方法，其中所述对所述栅极进行植入的步骤包括植入锗(Ge)。
19.根据权利要求17所述的方法，其中所述晶体管是n沟道金属氧化物半导体NMOS晶体管，且其中所述应力产生层在所述晶体管的沟道区中产生张应力。
20.根据权利要求17所述的方法，其中所述对所述栅极进行植入的步骤不植入所述源极/漏极区。
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