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CN107799422A - 形成半导体器件的方法 - Google Patents

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CN107799422A CN201710600282.2A CN201710600282A CN107799422A CN 107799422 A CN107799422 A CN 107799422A CN 201710600282 A CN201710600282 A CN 201710600282A CN 107799422 A CN107799422 A CN 107799422A
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fin
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Abstract

本发明的实施例提供一种形成半导体器件的方法，包括在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件，并且形成间隔件层。间隔件层包括位于伪栅极堆叠件的侧壁上的第一部分、和位于半导体鳍的一部分的顶面和侧壁上的第二部分。方法还包括在间隔件层上执行注入。在注入之后，执行退火。退火之后，蚀刻间隔件层的第二部分，其中，在蚀刻之后，保留间隔件层的第一部分。在半导体鳍的侧部上形成源极/漏极区域。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及形成半导体器件的方法。
背景技术
IC材料和设计中的技术进步已经产生了数代IC，其中，每代IC都具有比上一代IC更小且更复杂的电路。在IC演进过程中，功能密度(即，每一芯片面积上互连器件的数量)已普遍增加，而几何尺寸(即，使用制造工艺可产生的最小组件或线)有所降低。该按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。
这种按比例缩小工艺还增加了处理和制造IC的复杂性并且，为了实现这些进步，需要IC处理和制造方面的相似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管代替平面晶体管。尽管现有的FinFET器件以及制造FinFET器件的方法一般能够满足它们预期的目的，但是它们不能在所有方面都完全令人满意。期望在此领域有所改进。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件；形成间隔件层，包括：位于所述伪栅极堆叠件的侧壁上的第一部分；和位于所述半导体鳍的一部分的顶面和侧壁上的第二部分；在所述间隔件层上执行注入；在所述注入之后，执行退火；所述退火之后，蚀刻所述间隔件层的第二部分，其中，在所述蚀刻之后，保留所述间隔件层的第一部分；以及在所述半导体鳍的侧部上形成源极/漏极区域。
本发明的实施例还提供了一种形成半导体器件的方法，包括：在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件；形成间隔件层包括：位于所述伪栅极堆叠件的侧壁上的第一部分；和位于所述半导体鳍的顶面和侧壁上的第二部分；非晶化所述半导体鳍的顶部部分，其中，所述间隔件层覆盖所述半导体鳍的非晶化的顶部部分；再结晶所述非晶化的顶部部分；蚀刻所述间隔件层的第二部分，其中，在所述蚀刻之后，保留所述间隔件层的第一部分；以及在所述半导体鳍的侧部上形成源极/漏极区域。
本发明的实施例还提供了一种形成半导体器件的方法，包括：在半导体鳍上方形成栅极堆叠件，其中，所述栅极堆叠件覆盖所述半导体鳍的中间部分，并且暴露所述半导体鳍的一部分；在所述栅极堆叠件和所述半导体鳍上形成毯式介电层，其中，所述毯式介电层包括：位于所述半导体鳍的顶面和侧壁上的鳍部分；位于所述栅极堆叠件的侧壁上的侧壁部分；利用掺杂剂注入所述鳍部分；执行退火；以及执行各向同性蚀刻以去除所述毯式介电层的鳍部分，其中，在所述各向同性蚀刻之后，保留所述毯式介电层的侧壁部分。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1至图11是根据一些示例性实施例的鳍式场效应晶体管(FinFET)的形成的中间阶段的截面图和立体图；
图12示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
根据各种示例性实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。讨论实施例的变型。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。
图1至图11示出了根据本发明的一些实施例的FinFET的形成中的中间阶段的立体图和截面图。图1至图11中示出的步骤也在图12中示出的工艺流程200中示意性地反映。
图1示出了可以是晶圆100的一部分的衬底20的立体图。衬底20可以是诸如硅衬底、碳化硅衬底、绝缘体上硅衬底、III-V族化合物半导体衬底、或由其它半导体材料形成的衬底的半导体衬底。衬底20可轻掺杂有p型或n型杂质。
被可选地称为浅沟槽隔离(STI)区域的隔离区域22被形成以延伸至半导体衬底20中。相应的步骤示出为图12中示出的工艺流程中的步骤202。STI区域的形成可以包括蚀刻衬底20以形成沟槽(示出为被STI区域22填充)，并且用介电层填充沟槽。执行诸如化学机械抛光(CMP)的平坦化以使介电材料的顶面与用于限定STI区域22的图案的对应硬掩模(未示出)的顶面齐平。然后，去除硬掩模，接着凹进STI区域22，并且所得到的结构在图1中示出。
根据本发明的一些实施例，STI区域22包括衬垫氧化物22A和衬垫氧化物22A上方的介电材料22B。通过在含氧环境中，例如，通过局部硅氧化(LOCOS)氧化晶圆100来形成衬垫氧化物22A，其中，氧气(O2)可以包括在对应的工艺气体中。根据本发明的其它实施例，使用，例如，通过水蒸气或用于氧化沟槽之间的半导体条24的氢气(H2)和氧气(O2)的组合气体的原位蒸汽生成(ISSG)形成衬垫氧化物22A。根据又其它实施例，使用诸如次常压化学汽相沉积(SACVD)的沉积方法形成衬垫氧化物22A。在衬垫氧化物22A上方形成介电材料22B。介电材料22B的形成方法可以选自可流动化学汽相沉积(FCVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、旋涂等。
贯穿描述，半导体衬底20的介于相邻的STI区域22之间的部分被称为半导体条24。由于STI区域22的凹进，形成半导体鳍26以突出高于STI区域22的顶面。根据本发明的一些实施例，半导体鳍26和半导体条24是原始半导体衬底20的部分。根据可选实施例，半导体鳍26(和可能的半导体条24的一些顶部)是由不同于衬底20的材料的半导体材料形成的外延区域。例如，半导体鳍26可以由硅锗(SiGe)形成。
图2示出了伪栅极介电层28的形成，伪栅极介电层可以，例如，包括氧化硅或包括包含多个介电层的复合层。伪栅极介电层28在此称为伪栅极氧化物层。相应的步骤示出为图12中示出的工艺流程中的步骤204。根据本发明的一些实施例，通过沉积形成伪栅极氧化物层28，并且因此伪栅极氧化物层28在STI区域22的顶面上延伸。根据本发明的可选实施例，通过氧化半导体鳍26的表面层形成伪氧化物层28。因此，伪氧化物层28在半导体鳍26的暴露表面上形成，并且不包括在STI区域22的顶面上延伸的水平部分。
图2还示出了在半导体鳍26的中间部分上的伪栅极堆叠件30的形成。相应的步骤在图12所示的工艺流程中示出为步骤204。根据本发明的一些实施例，伪栅极堆叠件30包括伪栅电极32和掩模层34和/或36。根据一些实施例，伪栅电极32可以由多晶硅形成，并且还可使用其他材料。根据一些示例性实施例，掩模层34是由氮化硅形成的，并且掩模层36是由氧化硅形成的。伪栅极堆叠件30在半导体鳍26的顶面和侧壁上延伸。根据本发明的一些实施例，伪栅极堆叠件30的形成包括形成毯式栅电极层和毯式掩模层，并且然后图案化毯式栅电极层和毯式掩模层。图案化停止在伪氧化物层28的顶面上。
根据本发明的一些实施方式，在伪栅电极层的图案化之后，图案化被停止，并且暴露出伪氧化物层28的位于伪栅电极层的被去除部分的正下面的部分。根据这些实施例，伪氧化物层28的暴露部分未被去除。此外，在随后执行的退火之后，伪氧化物层28的暴露部分被去除。根据本发明的可选实施例，伪氧化物层28的暴露部分被去除，并且伪氧化物层28的剩余部分成为伪栅极堆叠件30的底部。当伪氧化物层28的暴露部分被去除时，暴露半导体鳍26。
参照图3，栅极间隔件层40形成为毯式层。贯穿描述，尽管层40被称为“栅极间隔件层”，但是它也延伸至鳍的侧壁上，并且因此又称为“间隔件层”。相应的步骤示出为图12中示出的工艺流程中的步骤206。根据本发明的一些实施例，使用诸如ALD、CVD等的共形沉积方法形成栅极间隔件层40，从而栅极间隔件层40的侧壁部分具有足够的厚度。栅极间隔件层40的水平部分和垂直部分可以具有基本上相同的厚度，例如，其中，垂直部分的厚度T1以及水平部分的厚度T2的差小于厚度T1和厚度T2两者的20％。根据本发明的一些示例性实施例，厚度T1和厚度T2在约1nm和约20nm之间的范围内。
栅极间隔件层40的材料可以包括碳氧氮化硅(SiOCN)、碳氮化硅(SiOC)或诸如氧化铝的金属氧化物。根据本发明的一些实施例，栅极间隔件层40是由SiOCN形成的，并且可以具有单层结构。在可选实施例中，栅极间隔件层40具有包括多个层的复合结构。例如，栅极间隔件层40可以包括氧化硅层和位于氧化硅层上方的氮化硅层。
在随后的步骤中，如图4A所示，执行注入(由箭头42表示)以用离子物质(掺杂剂)注入栅极间隔件层40的第一部分40A以改变第一部分40A的性能。相应的步骤示出为图12中示出的工艺流程中的步骤208。栅极间隔件层40的第一部分40A是半导体鳍26的侧壁和顶面上的部分。该注入使部分40A的性能与栅极间隔件层40的部分40C区分开，栅极间隔件层40的部分40C在伪栅极堆叠件30的侧壁上。候选的注入离子物质/掺杂剂包括，并且不限制于氮(N)离子、硼(B)离子、氟(F)离子等。
图4B示出了图4A中示出的结构的截面图，其中，通过图4A中的包含4B-4B线的垂直平面获得该截面图。根据本发明的一些实施例，注入包括在相反方向上倾斜的两个或四个倾斜注入。选择倾角α，从而注入的物质穿透，并且遍布栅极间隔件层40的侧壁部分，而注入至半导体鳍26的侧壁部分中的离子数量被最小化。或者说，栅极间隔件层40的侧壁部分被注入而不损坏半导体鳍26的侧壁部分是期望的。倾角α取决于注入的元素(诸如N、B、F等)、注入能量、和栅极间隔件层40的厚度。根据本发明的一些实施例，倾角α在约60度和约90度之间的范围内。例如，注入的计量42可以大于1E15/cm2，并且可以在约1E15/cm2和约1E18/cm2之间的范围内。
应该理解，因为以比注入至栅极间隔件层40和半导体鳍26的顶部部分中更大的倾斜角度向侧壁部分中注入离子物质。因此，当至栅极间隔件层40的侧壁部分中的穿透深度D1使离子到达半导体鳍26的顶部上，但不穿入半导体鳍26，相同的穿透深度D1使注入离子穿入半导体鳍26的顶部。这使原始的晶体半导体鳍26的顶部部分26A被离子注入。因此，半导体鳍26的顶部部分26A被非晶化(由于晶格结构的破坏，其可选地称为“损坏”)以形成非晶半导体区域。另一方面，半导体鳍26的下部部分26B未被离子注入，并且保持具有晶体结构。根据一些示例性实施例，得到的非晶半导体区域26A的深度D2大于约1nm，并且根据一些实施例，可以在约5nm和约25nm之间的范围内。
在图4B中示出的实施例中，之前伪氧化物层28(参照图2)已经从半导体鳍26的部分去除，并且因此栅极间隔件层40与半导体鳍26的顶面和侧壁接触。图4C示出了根据可选实施例的截面图，其中，通过图4A中的包含4B-4B线的垂直平面获得该截面图。根据这些实施例，伪氧化物层28留下未被蚀刻，并且栅极间隔件层40形成在伪氧化物层28上方。根据本发明的一些实施例，调节注入工艺，从而注入的离子穿透栅极间隔件层40，并且未显著地延伸至伪氧化物层28中。应该理解，伪氧化物层28和栅极间隔件层40由不同的材料形成，并且可能已经具有足够的差异以响应于蚀刻。因此，在随后步骤中，不注入伪氧化物层28将不影响伪氧化物层28的去除。
根据可选实施例，调节注入工艺，从而注入的离子穿透栅极间隔件层40和伪氧化物层28，并且未显著地延伸至半导体鳍26中。应该意识到，注入的离子具有特定的分布，并且因此具有注入至半导体鳍26中的少量离子。然而，数量足够小并且未造成半导体鳍26的侧壁部分的非晶化。
在图4C中示出的实施例中，半导体鳍26的顶部部分26A也被非晶化以形成非晶半导体区域，而半导体鳍26的下部部分26B未被注入，并且保持为晶体。
图4D示出了图4A中示出的结构的截面图，其中，通过图4A中的包含4D-4D线的平面获得该截面图。如图4D所示，倾斜注入的离子在与栅极间隔件层40的侧壁部分40B和40C的垂直侧壁平行的垂直平面上移动。这确保了在注入中，至多栅极间隔件层40的顶部部分40B被注入并且下部部分40C未被注入。
图5A示出了退火(表示为箭头43)被执行后的结构的截面图，其中，通过图4A中的包含4B-4B线的同一垂直平面获得该截面图。相应的退火步骤示出为图12中示出的工艺流程中的步骤210。根据本发明的一些实施例，通过诸如快速热退火(RTA)或熔炉退火的热退火执行退火43。退火温度可以在约550℃和约1，300℃之间的范围内。退火持续时间可以在约1毫秒至约数十秒或更长之间的范围内。退火的结果，至少修复对半导体鳍26的损坏部分26A(图4B和图4C)，并且可能被全部或部分地再结晶。
参照回图4B和图4C，注入之后，半导体鳍26的下部部分26B具有晶体结构。因此，下部部分26B用作损坏的/非晶化的上部部分26A的再结晶的晶种。退火期间，再结晶可以初始地发生在非晶区域26A和各自下面的晶体区域26B之间的界面处，并且界面可以随着退火的进行向上移动。晶体部分26B因此向上生长。退火可以被执行直到界面移动至半导体鳍26的顶部，从而全部半导体鳍26被结晶。可选地，当仍然有未被结晶的顶部部分时，可以结束退火。
图5B示出了根据可选实施例的用于修复损坏的退火。这些实施例类似于图5A中的实施例，除了伪氧化物层28尚未被去除以外。退火工艺和结果本质上与图5A中讨论的相同，并且因此在此不再赘述。
参照图6，各向同性蚀刻被执行以去除在图4A至图4D中示出的步骤中被注入的部分40A和40B(图4A和图4D)。相应的步骤示出为图12中示出的工艺流程中的步骤212。该蚀刻可以是干蚀刻或湿蚀刻。选择蚀刻剂以攻击栅极间隔件层40的被注入部分40A和40B(图4A和图4D)，并且不攻击栅极间隔件层40的未被注入的部分40C(图4A和图4D)。因此，栅极间隔件层40的部分40A和40B被去除，而部分40C在各向同性蚀刻之后保留。栅极间隔件层40的剩余部分在下文中被称为栅极间隔件40。如果在前面步骤期间，半导体鳍26的部分上的伪氧化物层28的部分未被去除，伪氧化物层28的这些部分也将被去除。各向同性蚀刻的结果，再次暴露半导体鳍26。根据本发明的一些实施例，栅极间隔件层40包括SiOCN。因此，如果使用湿蚀刻，蚀刻溶液可以包括磷酸。如果使用干蚀刻，蚀刻气体可以包括CF4、氧气等。
如图5A和图5B中示出的热退火有利地修复顶部部分26A上的损坏(图4B和图4C)。在栅极间隔件层40的各向同性蚀刻期间，半导体鳍26的损坏/非晶部分26A倾向于蚀刻。因此，如果损坏部分26A不被修复，损坏的顶部部分26A或被完全地或被部分地蚀刻，从而导致鳍损失。鳍损失造成得到的FinFET的退化。有利地，通过执行退火来修复损坏部分，避免了不期望的鳍损失。
图7示出了用于在相应的半导体鳍26上生长外延区域44和44’的外延。相应的步骤示出为图12中示出的工艺流程中的步骤214。外延区域44和各自下面的半导体鳍26组合形成源极和漏极区域(在下文中称为源极/漏极区域)46。外延区域44'和各自下面的半导体鳍26组合形成源极/漏极区域46'。根据一些示例性实施例，外延区域44包括硅磷(SiP)或磷掺杂的碳化硅(SiCP)，并且得到的FinFET是n型FinFET。外延区域44'可以包括SiGe以及诸如硼或铟的可以在外延期间被原位掺杂的p型杂质，并且得到的FinFET是p型FinFET。由于n型FinFET的外延区域44不同于p型FinFET的外延区域44'，p型FinFET和n型FinFET不需要单独地形成。
接下来，如图8中所示，形成蚀刻停止层50以共形地覆盖图7中示出的结构。然后，在蚀刻停止层50上方形成层间电介质(ILD)52。相应的步骤示出为图12中示出的工艺流程中的步骤216。然后，执行CMP以使ILD 52和栅极间隔件40的顶面彼此平齐。可以使用伪栅电极32作为CMP停止层执行CMP，或可选地，掩模层34或36(图7)可以被用作CMP停止层。然后，ILD 52可以被凹进，并且掩模层54被填充至凹槽中，接下来执行另一CMP工艺，从而掩模层54的顶面与栅极间隔件40和剩余的伪栅电极32的顶端共平面。
图9示出了包括替换栅极电介质58和替换栅电极60的替换栅极56的形成。相应的步骤示出为图12中示出的工艺流程中的步骤218。替换栅极56的形成包括执行蚀刻步骤以去除如图8中所示的伪栅极堆叠件30，并且在由去除的伪栅极堆叠件30留下的凹槽中形成替换栅极56。栅极电介质58可以包括界面氧化物层(诸如SiO2层)，和在界面氧化物层上方的高k介电层。根据本发明的一些实施例，高k电介质具有大于约7.0的k值，并且可以包括金属氧化物或Hf、Al、Zr、La等的硅酸盐。替换栅电极60可以包括含金属材料，诸如TiN、TaN、TaC、Co、Ru、Al、Cu、W、它们的组合或它们的多层。
执行CMP以去除栅极间隔件40上方的栅极电介质58和栅电极60的过量部分。替换栅极56可以被回蚀刻，接着，在通过回蚀刻形成的凹槽中填充介电材料62。然后，执行CMP以平坦化介电材料62、栅极间隔件40和ILD 52的顶面。可以执行CMP直到如图8中示出的掩模54已经被去除。
图10和图11示出了源极/漏极硅化物区域和接触插塞的形成。应该理解，图10和图11中示出的实施例是示例性的，并且可以使用不同的方法。首先去除图9中的ILD 52，形成如图10中示出的凹槽66。因此，暴露CESL层50(图9)。相应的步骤示出为图12中示出的工艺流程中的步骤220。CESL层50可以用作蚀刻掩模层以用于蚀刻ILD 52。然后，CESL层50被蚀刻，暴露外延区域44和外延区域44’。接下来，通过硅化外延区域44和外延区域44’的表面部分形成硅化物区域68，其中，该硅化包括沉积共形的金属层(诸如，钛、钴等，未示出)，执行退火以使金属层与外延区域44和外延区域44’反应，以及去除金属层的未反应部分。相应的步骤在图12所示的工艺流程中示出为步骤220。
图11示出了接触插塞70和ILD 72的形成。相应的步骤示出为图12中示出的工艺流程中的步骤222。根据本发明的一些实施例，形成蚀刻停止层71，并且然后形成ILD 72以填充凹槽66，接着进行CMP以平坦化ILD72。然后，形成开口(由接触插塞70填充)以暴露至少一些部分的源极/漏极硅化物区域68。然后，开口填充有诸如钨的金属材料。执行另一CMP工艺以去除过量的金属材料，留下接触插塞70。因此形成N型FinFET 74和p型FinFET 74’。在随后的工艺中，栅极接触插塞(未示出)被形成以电连接至替换栅电极60。
本发明的实施例具有一些有利的特征。为了在栅极堆叠件的侧壁上形成共形的栅极间隔件，半导体鳍上的毯式栅极间隔件层的一些部分需要被去除而无需去除期望的部分，从而形成栅极间隔件。因此，执行注入以改变半导体鳍上的栅极间隔件层的部分的性能。然而，该注入造成半导体鳍的顶部部分被损坏，并且在栅极间隔件层的随后蚀刻中，损坏部分可能被不利地蚀刻。根据本发明的一些实施例，执行退火以修复损坏并且再结晶半导体鳍。因此，避免了由损坏造成的鳍损失。
根据本发明的一些实施例，一种方法包括在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件，并且形成间隔件层。间隔件层包括在伪栅极堆叠件的侧壁上的第一部分，和在半导体鳍的一部分的顶面和侧壁上的第二部分。该方法还包括对间隔件层的第二部分执行注入。在注入之后，执行退火。退火之后，蚀刻间隔件层的第二部分，其中，在蚀刻之后，保留间隔件层的第一部分。在半导体鳍的一侧上形成源极/漏极区域。
根据本发明的一些实施例，一种方法包括：在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件，并且形成包括在伪栅极堆叠件的侧壁上的第一部分和在半导体鳍的顶面和侧壁上的第二部分的间隔件层。该方法还包括：非晶化半导体鳍的顶部部分，其中，间隔件层覆盖半导体鳍的非晶化顶部部分；再结晶非晶化顶部部分；蚀刻间隔件层的第二部分，其中，间隔件层的第一部分在蚀刻之后保留；以及在半导体鳍的一侧上形成源极/漏极区域。
根据本发明的一些实施例，一种方法包括在半导体鳍上方形成栅极间隔件。栅极堆叠件覆盖半导体鳍的中间部分，并且暴露半导体鳍的一部分。在栅极堆叠件和半导体鳍上形成毯式介电层。毯式介电层包括在半导体鳍的该部分的顶面和侧壁上的鳍部分，和在栅极堆叠件的侧壁上的侧壁部分。鳍部分被注入有掺杂剂。相应的晶圆被退火。执行各向同性蚀刻以去除毯式介电层的鳍部分，其中，毯式介电层的侧壁部分在各向同性蚀刻之后保留。
本发明的实施例提供了一种形成半导体器件的方法，包括：在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件；形成间隔件层，包括：位于所述伪栅极堆叠件的侧壁上的第一部分；和位于所述半导体鳍的一部分的顶面和侧壁上的第二部分；在所述间隔件层上执行注入；在所述注入之后，执行退火；所述退火之后，蚀刻所述间隔件层的第二部分，其中，在所述蚀刻之后，保留所述间隔件层的第一部分；以及在所述半导体鳍的侧部上形成源极/漏极区域。
根据本发明的一个实施例，其中，在所述注入期间，所述半导体鳍的顶部部分被非晶化，并且所述半导体鳍的非晶化的顶部部分通过所述退火被再结晶。
根据本发明的一个实施例，其中，在所述注入期间，所述半导体鳍的侧壁表面部分未被注入。
根据本发明的一个实施例，方法还包括：形成与所述半导体鳍接触的伪氧化物层，其中，当执行所述注入时，所述伪氧化物层的一部分介于所述间隔件层和所述半导体鳍之间；以及在所述退火之后去除所述伪氧化物层的所述部分。
根据本发明的一个实施例，方法还包括：在所述半导体鳍的顶面和侧壁上形成伪氧化物层；以及在所述注入之前，去除所述半导体鳍的顶面和侧壁上的伪氧化物层的一部分。
根据本发明的一个实施例，其中，在550℃和1300℃之间的范围内的温度下执行所述退火。
根据本发明的一个实施例，其中，在所述注入中，注入从氮离子、硼离子和氟离子中选择的离子。
本发明的实施例还提供了一种形成半导体器件的方法，包括：在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件；形成间隔件层包括：位于所述伪栅极堆叠件的侧壁上的第一部分；和位于所述半导体鳍的顶面和侧壁上的第二部分；非晶化所述半导体鳍的顶部部分，其中，所述间隔件层覆盖所述半导体鳍的非晶化的顶部部分；再结晶所述非晶化的顶部部分；蚀刻所述间隔件层的第二部分，其中，在所述蚀刻之后，保留所述间隔件层的第一部分；以及在所述半导体鳍的侧部上形成源极/漏极区域。
根据本发明的一个实施例，其中，所述非晶化包括注入，以向所述半导体鳍的顶部部分注入离子。
根据本发明的一个实施例，其中，在所述非晶化期间，贯穿所述半导体鳍上的间隔件层的部分注入离子。
根据本发明的一个实施例，方法还包括：形成与所述半导体鳍接触的伪氧化物层，其中，当非晶化所述半导体鳍的顶部部分时，所述伪氧化物层的一部分介于所述间隔件层和所述半导体鳍之间；以及去除所述伪氧化物层的所述部分。
根据本发明的一个实施例，方法还包括：在所述半导体鳍的顶面和侧壁上形成伪氧化物层；以及在所述非晶化之前，去除所述伪氧化物层的一部分。
根据本发明的一个实施例，其中，所述再结晶包括在550℃和1300℃之间的范围内的温度下的退火。
根据本发明的一个实施例，其中，使用从氮离子、硼离子和氟离子中选择的离子来执行所述非晶化。
本发明的实施例还提供了一种形成半导体器件的方法，包括：在半导体鳍上方形成栅极堆叠件，其中，所述栅极堆叠件覆盖所述半导体鳍的中间部分，并且暴露所述半导体鳍的一部分；在所述栅极堆叠件和所述半导体鳍上形成毯式介电层，其中，所述毯式介电层包括：位于所述半导体鳍的顶面和侧壁上的鳍部分；位于所述栅极堆叠件的侧壁上的侧壁部分；利用掺杂剂注入所述鳍部分；执行退火；以及执行各向同性蚀刻以去除所述毯式介电层的鳍部分，其中，在所述各向同性蚀刻之后，保留所述毯式介电层的侧壁部分。
根据本发明的一个实施例，其中，通过注入的掺杂剂来非晶化所述半导体鳍的顶部部分，并且所述退火至少部分地再结晶所述半导体鳍的顶部部分。
根据本发明的一个实施例，其中，所述退火部分地再结晶所述半导体鳍的顶部部分。
根据本发明的一个实施例，其中，所述退火完全地再结晶所述半导体鳍的顶部部分。
根据本发明的一个实施例，其中，所述栅极堆叠件是伪栅极堆叠件，并且所述方法还包括将所述伪栅极堆叠件替换为替换栅极堆叠件。
根据本发明的一个实施例，方法还包括：在所述各向同性蚀刻之后，在所述半导体鳍上外延生长外延区域。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件；
形成间隔件层，包括：
位于所述伪栅极堆叠件的侧壁上的第一部分；和
位于所述半导体鳍的一部分的顶面和侧壁上的第二部分；
在所述间隔件层上执行注入；
在所述注入之后，执行退火；
所述退火之后，蚀刻所述间隔件层的第二部分，其中，在所述蚀刻之后，保留所述间隔件层的第一部分；以及
在所述半导体鳍的侧部上形成源极/漏极区域。
2.根据权利要求1所述的方法，其中，在所述注入期间，所述半导体鳍的顶部部分被非晶化，并且所述半导体鳍的非晶化的顶部部分通过所述退火被再结晶。
3.根据权利要求1所述的方法，其中，在所述注入期间，所述半导体鳍的侧壁表面部分未被注入。
4.根据权利要求1所述的方法，还包括：
形成与所述半导体鳍接触的伪氧化物层，其中，当执行所述注入时，所述伪氧化物层的一部分介于所述间隔件层和所述半导体鳍之间；以及
在所述退火之后去除所述伪氧化物层的所述部分。
5.根据权利要求1所述的方法，还包括：
在所述半导体鳍的顶面和侧壁上形成伪氧化物层；以及
在所述注入之前，去除所述半导体鳍的顶面和侧壁上的伪氧化物层的一部分。
6.根据权利要求1所述的方法，其中，在550℃和1300℃之间的范围内的温度下执行所述退火。
7.根据权利要求1所述的方法，其中，在所述注入中，注入从氮离子、硼离子和氟离子中选择的离子。
8.一种形成半导体器件的方法，包括：
在半导体鳍的中间部分的顶面和侧壁上形成伪栅极堆叠件；
形成间隔件层包括：
位于所述伪栅极堆叠件的侧壁上的第一部分；和
位于所述半导体鳍的顶面和侧壁上的第二部分；
非晶化所述半导体鳍的顶部部分，其中，所述间隔件层覆盖所述半导体鳍的非晶化的顶部部分；
再结晶所述非晶化的顶部部分；
蚀刻所述间隔件层的第二部分，其中，在所述蚀刻之后，保留所述间隔件层的第一部分；以及
在所述半导体鳍的侧部上形成源极/漏极区域。
9.根据权利要求8所述的方法，其中，所述非晶化包括注入，以向所述半导体鳍的顶部部分注入离子。
10.一种形成半导体器件的方法，包括：
在半导体鳍上方形成栅极堆叠件，其中，所述栅极堆叠件覆盖所述半导体鳍的中间部分，并且暴露所述半导体鳍的一部分；
在所述栅极堆叠件和所述半导体鳍上形成毯式介电层，其中，所述毯式介电层包括：
位于所述半导体鳍的顶面和侧壁上的鳍部分；
位于所述栅极堆叠件的侧壁上的侧壁部分；
利用掺杂剂注入所述鳍部分；
执行退火；以及
执行各向同性蚀刻以去除所述毯式介电层的鳍部分，其中，在所述各向同性蚀刻之后，保留所述毯式介电层的侧壁部分。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783274A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 集成电路器件及其制造方法
CN113257740A (zh) * 2020-02-11 2021-08-13 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504797B2 (en) * 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device and resulting device
US10510580B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
DE102018121263A1 (de) 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy-finnenstrukturen und verfahren zu deren herstellung
US10490650B2 (en) 2017-11-14 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same
US11183423B2 (en) 2017-11-28 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Liner structure in interlayer dielectric structure for semiconductor devices
CN112466945B (zh) * 2019-09-06 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102020114867A1 (de) 2020-01-29 2021-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11430865B2 (en) 2020-01-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12205985B2 (en) * 2021-03-31 2025-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with inactive fin and method
US20230411492A1 (en) * 2022-06-15 2023-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
CN118380325B (zh) * 2024-06-24 2024-09-24 上海邦芯半导体科技有限公司 一种鳍式场效应晶体管的鳍片表面处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101455A1 (en) * 2009-11-03 2011-05-05 International Business Machines Corporation Finfet spacer formation by oriented implantation
US20120018730A1 (en) * 2010-07-22 2012-01-26 International Business Machines Corporation Structure and method for stress latching in non-planar semiconductor devices
WO2015112367A1 (en) * 2014-01-24 2015-07-30 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of narrow semiconductor structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US8420459B1 (en) * 2011-10-20 2013-04-16 International Business Machines Corporation Bulk fin-field effect transistors with well defined isolation
US8828813B2 (en) * 2012-04-13 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels
US8890258B2 (en) * 2012-12-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US20140170857A1 (en) * 2012-12-18 2014-06-19 Intermolecular, Inc. Customizing Etch Selectivity with Sequential Multi-Stage Etches with Complementary Etchants
US9978650B2 (en) * 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor channel
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
KR102021768B1 (ko) * 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101455A1 (en) * 2009-11-03 2011-05-05 International Business Machines Corporation Finfet spacer formation by oriented implantation
US20120018730A1 (en) * 2010-07-22 2012-01-26 International Business Machines Corporation Structure and method for stress latching in non-planar semiconductor devices
WO2015112367A1 (en) * 2014-01-24 2015-07-30 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of narrow semiconductor structures

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783274A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 集成电路器件及其制造方法
US11227918B2 (en) 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
US11855146B2 (en) 2018-07-31 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
CN113257740A (zh) * 2020-02-11 2021-08-13 台湾积体电路制造股份有限公司 半导体结构及其形成方法

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