TWI447847B - 半導體裝置及其製作方法 - Google Patents

Description

半導體裝置及其製作方法

本發明係有關於一種半導體裝置及其製造方法，特別係有關於深溝渠接觸結構及其製造方法。

於現今半導體技術中，為了達成單晶片系統(Single－chip system)之操作，係將控制器、記憶體、低壓操作之電路以及高壓操作之功率元件高度整合至單一晶片上，其中功率元件的研發種類包含有垂直式雙擴散金氧半電晶體(VDMOS)、絕緣閘極雙載子電晶體(IGBT)、橫向式功率電晶體(LDMOS)等幾種，其研發目的在於提高電源轉換效率來降低能源的損耗。由於在單一晶片上需同時提供高壓電晶體元件以及低壓CMOS電路元件，因此在製程上需製作用以隔絕相鄰之元件的隔離結構。

請參閱第1圖，其顯示習知半導體元件的剖面圖。一般可使用由介電材料所形成的深溝渠絕緣結構20隔離鄰近的元件，因此能夠個別的控制隔離之元件其電源參數。但是深溝渠絕緣結構20容易產生寄生電容。另外，位於元件主動區與基底10之間的埋氧化層30，也會產生寄生電容。當元件在一電壓環境下操作時，會由於上述寄生電容產生充電而造成耦合效應，此效應在高壓元件中尤其明顯。電容耦合效應不但使得鄰近元件的特性表現受到影響，甚至會藉由基材程度不一的影響到其他電性相連的高低壓元件。

隨著半導體製程的不斷進步，積體電路的尺寸愈來愈小、電路愈來愈密，同時工作時脈愈來愈快，晶片內電路內的寄生電阻效應、寄生電容效應也就愈來愈嚴重，進而使頻率無法再提升，此稱為阻容延遲、阻容遲滯(RC Delay)，RC Delay不僅阻礙時脈成長，同時也會增加電路的無謂功耗。這些效應對電路的運作產生不同程度的影響，也引發對電路穩定性的疑慮，尤其在現今電路高速運行的時代，電路對這些干擾的容忍度也越來越低，更加深此問題的嚴重性。

因此有需要提供一種半導體裝置及其形成方法，以克服先前技藝之不足。

為達上述、其它與本發明之目的，本發明提供一種半導體裝置，包括：一基底；一埋層，形成於該基底內，其中該埋層包含一絕緣區及一導體區；以及一深溝渠接觸結構，形成該基底內，其中該深溝渠接觸結構包含一導電材料，且該導電材料與該導體區電性連接。

本發明也提供一種半導體裝置的製造方法，包括下列步驟：提供一基底，其具有一埋層位於其中，其中該埋層包含一絕緣區及一導體區；以及於該基底內形成一深溝渠接觸結構，其中該深溝渠接觸結構包含一導電材料，且該導電材料與該導體區電性連接。

本發明之實施例提供一種半導體裝置及其製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖示加以說明。其中，圖式和說明書中使用之相同的元件編號係表示相同或類似之元件。而在圖式中，為清楚和方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外插入有其他中介層。

第2圖至第9圖係顯示根據本發明實施例之製作一種半導體裝置的剖面圖。請參考第2圖，提供一基底100，其上方可具有導體埋層120、絕緣埋層140，以及磊晶層160。基底100可包含矽或其它合適之半導體材料的基材。絕緣埋層140可包含如二氧化矽等的氧化物。於磊晶層160上方形成一罩幕層180後，可將上述罩幕層180進行圖案化，以露出待去除之磊晶層160的表面。導體埋層120的電阻可小於基底100的電阻。在其他實施例中，當基底100的電阻夠小時，導體埋層120可不存在(未顯示於圖中)。

請參考第3圖，在形成圖案化之罩幕層180於磊晶層160的上方後，可進行一蝕刻製程將罩幕層180所暴露之磊晶層160去除，以形成一第一深溝渠200，其中所形成之第一深溝渠200暴露絕緣埋層140的上表面。在其他實施例中，可進行蝕刻製程將罩幕層180所暴露的磊晶層160，及位於磊晶層160下方之部份的絕緣埋層140去除，以形成第一深溝渠200，其中所形成的第一深溝渠200暴露絕緣埋層140之上表面下方的部份(未顯示於圖中)。接著將罩幕層180移除。

請參考第4圖，在第一深溝渠200形成後，可在第一深溝渠200之側壁及底表面上形成襯墊層210。襯墊層210亦可延伸至磊晶層160之上表面上。襯墊層210可包含例如四乙氧基矽烷(tetraethoxy silane,TEOS)的氧化物。接著可進行一蝕刻製程，以將第一深溝渠200所暴露之位於絕緣埋層140上方的襯墊層210去除，並可在襯墊層210去除後，繼續將第一深溝渠200所暴露之絕緣埋層140去除，以於第一深溝渠200之下方形成第二深溝渠220，如第5圖所示，並保留位於第一深溝渠200之側壁上的襯墊層210。請參考第5圖，所形成第二深溝渠220可暴露導體埋層120的上表面。在另一實施例中，所進行的蝕刻製程可在絕緣埋層140去除後，更將第一深溝渠200所暴露之部份的導體埋層120去除，而所形成的第二深溝渠220暴露導體埋層120之上表面下方的部份(未顯示於圖中)。在其他實施例中，當導體埋層120不存在時，所形成的第二深溝渠220可暴露位於絕緣埋層140下方之基底100的表面或表面下方的部份。

請參考第6圖，接著可進行一摻雜製程，以在第二深溝渠220所暴露之導體埋層120內形成一摻雜區230。在摻雜製程後，可再進行一退火製程，使摻雜區230往橫向及縱向的方向擴散，例如，往橫向擴散至絕緣埋層140下方的導體埋層120內，並往縱向擴散至導體埋層120之更深的區域內，如第6圖所示。摻雜區230可具有與導體埋層120相同的導電型。於一實施例中，摻雜區230及導體埋層120皆為N型導電型。摻雜區230之摻雜濃度一般可大於導體埋層120之摻雜濃度。摻雜區230的形成可提供較佳的摻雜均勻度(uniformity)，以形成較佳之界面的電阻/電容，以及較穩定之(歐姆接觸的)導電構件。在其他實施例中，當基底100的電阻夠小時，導體埋層120可不存在，因此摻雜區230可形成於第二深溝渠220所暴露之基底100中(未顯示於圖中)。在另一實施例中，可不形成摻雜區230(未顯示於圖中)。

請參考第7圖，在摻雜區230形成後，接著可形成一導電材料240以填充第一深溝渠200及第二深溝渠220，且導電材料240可延伸至襯墊層210的表面上。導電材料240可包含例如摻雜之多晶矽的導電物質。於一較佳實施例中，導電材料240是在具有摻雜雜質之氣體的環境下，以同步(in－situ)化學氣相沉積法所形成的摻雜之多晶矽。導電材料240、摻雜區230及導體埋層120可為相同的導電型。於一實施例中，導電材料240、摻雜區230及導體埋層120皆為N型導電型。於一較佳實施例中，導電材料240為以N型雜質摻雜之多晶矽。於其他實施例中，導電材料240可包含例如鎢或鋁等的金屬。

由於一般包含氧化物之襯墊層210與磊晶層160彼此之間的晶格差異度大，因此在其接合界面處容易產生應力，尤其在後續製造步驟中所進行的高溫製程，更可能增大晶格的差異性而造成結構上的缺陷。選擇摻雜之多晶矽作為導電材料240能夠緩衝上述材料之間的應力問題，進而提升元件的穩定性及其功效。

請參考第8圖，接著可進行一回蝕刻(etching back)製程，以將形成於襯墊層210上方的導電材料240予以移除並形成深溝渠接觸結構260。

由於深溝渠接觸結構260中，包含摻雜之多晶矽的導電材料240可以在具有摻雜雜質之氣體的環境下，以同步化學氣相沉積方式形成，而不需進行額外的摻雜製程，以避免進行摻雜製程可能產生之污染問題，或雜質擴散造成之元件效能降低的問題，因此深溝渠接觸結構260能夠被設計在較靠近主要元件的位置。且由於深溝渠接觸結構260之側壁具有例如氧化物之具有絕緣作用的襯墊層210，因此深溝渠接觸結構260亦可作為隔絕元件的隔離結構，於一實施例中，可以深溝渠接觸結構260定義元件之主動區域。另一實施例中，可以深溝渠接觸結構260及絕緣埋層140定義元件之主動區域。

請參考第9圖，在形成深溝渠接觸結構260後，可在深溝渠接觸結構260及襯墊層210上方繼續形成層間介電層300，穿過層間介電層300且與深溝渠接觸結構260電性連接之接觸插塞320，例如鎢插塞，於一實施例中，接觸插塞320之側壁及底部可具有例如鈦或氮化鈦的阻障層310，並形成位於接觸插塞320上方的金屬層330。導體埋層120、摻雜區230及深溝渠接觸結構260能夠藉由接觸插塞320及金屬層330與外部電性連接。

由於深溝渠接觸結構260中的導電材料240，其與導體埋層120(或基底100)及摻雜區230可藉由接觸插塞320及金屬層330與外部電性連接，因此當由於操作元件而於絕緣埋層140及襯墊層210內形成的寄生電荷時，可將與導電材料240、導體埋層120(或基底100)及摻雜區230電性連接的外部電源接地，使寄生電荷能夠藉由分別與絕緣埋層140與襯墊層210鄰接之導體埋層120(或基底100)與導電材料240傳導至外部，以避免由於寄生電容所產生的雜訊問題。導體埋層120(或基底100)之電壓亦可經由深溝渠接觸結構250由外部予以控制。

本發明之實施例所揭露之半導體裝置及其形成的方法中，係利於具有絕緣埋層及導體埋層於其中之基底內，形成深溝渠接觸結構，其中深溝渠接觸結構包含導電材料及位於導電材料之側壁上的襯墊層。

深溝渠接觸結構的導電材料可以是在具有摻雜雜質之氣體環境下，以同步氣相沉積方式形成，而不需進行額外的摻雜製程，以避免可能產生之污染或元件效能降低的問題，因此深溝渠接觸結構能夠被設計在較靠近主要元件的位置。深溝渠接觸結構之襯墊層為具有絕緣特性的氧化層，因此深溝渠接觸結構能用作隔離元件的隔離結構，更可用以定義元件之主動區域，而能夠減少單一元件所需要之主動區域的面積。根據上述理由，根據本發明之實施例所形成的深溝渠接觸結構，其能夠大幅提昇單一晶圓內所能配置的元件數且提高元件密度。當選擇摻雜之多晶矽作為深溝渠接觸結構內的導電材料時，其能夠緩衝包含氧化物之襯墊層與磊晶層之間由於晶格差異所造成的應力，以提升元件的穩定度及其功效。

深溝渠接觸結構中的導電材料，其與導體埋層(或基底)及摻雜區可藉由接觸插塞及金屬層與外部電性連接。因此，由於操作元件而於絕緣埋層或襯墊層中所形成的寄生電荷，其可經由導電材料、導體埋層(或基底)及摻雜區傳導至外部，以避免由於寄生電容所產生的雜訊問題。導體埋層(或基底)之電壓亦可經由深溝渠接觸結構由外部予以控制。摻雜區的形成可提供較佳的摻雜均勻度(uniformity)，並在導體埋層(或基底)及深溝渠接觸結構的導電材料之間，提供較佳之界面的電阻/電容，以及較穩定之(歐姆接觸的)導電構件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基底

20．．．深溝渠絕緣結構

30．．．埋氧化層

100．．．基底

120．．．導體埋層

140．．．絕緣埋層

160．．．磊晶層

180．．．罩幕層

200．．．第一深溝渠

210．．．襯墊層

220．．．第二深溝渠

230．．．摻雜區

260．．．深溝渠接觸結構

300．．．層間介電層

310．．．阻障層

320．．．接觸插塞

330．．．金屬層

第1圖顯示習知半導體元件的剖面圖。

第2圖至第9圖顯示根據本發明實施例之形成深溝渠接觸結構的剖面圖。

100．．．基底

120．．．導體埋層

140．．．絕緣埋層

160．．．磊晶層

210．．．襯墊層

230．．．摻雜區

260．．．深溝渠接觸結構

300．．．層間介電層

310．．．阻障層

320．．．接觸插塞

330．．．金屬層

Claims (12)

1. 一種半導體裝置，包括：一基底；一絕緣埋層，形成於該基底內；以及一導體埋層，形成於該基底內，且位於該絕緣埋層下，其中該導體埋層之電阻小於該基底之電阻；一深溝渠接觸結構，形成於該基底內，其中該深溝渠接觸結構包含一導電材料及一襯墊層，填入一深溝渠中，其中該襯墊層形成於該深溝渠中鄰接該絕緣埋層以外之側壁上，該襯墊層不鄰接該導體埋層，使該導體埋層填滿該深溝渠之底部表面的所有部份，且該導電材料與該導體埋層直接接觸。
2. 如申請專利範圍第1項所述之半導體裝置，其中該襯墊層包含氧化物。
3. 如申請專利範圍第1項所述之半導體裝置，其中該導電材料包含摻雜之多晶矽。
4. 如申請專利範圍第1項所述之半導體裝置，更包括一摻雜區，形成於該深溝渠接觸結構及該基底之間。
5. 如申請專利範圍第1項所述之半導體裝置，更包括一摻雜區，形成於該深溝渠接觸結構及該導體埋層之間。
6. 如申請專利範圍第5項所述之半導體裝置，其中該摻雜區形成於該導電材料及該導體埋層之間。
7. 一種半導體裝置的製造方法，包括下列步驟： 提供一基底，其具有一導體埋層和一絕緣埋層位於其中，其中該導體埋層位於該絕緣埋層下，其中該導體埋層之電阻小於該基底之電阻；形成一磊晶層於該絕緣埋層上；圖案化該磊晶層，於該磊晶層中形成一第一深溝渠；形成一襯墊層，於該磊晶層上，且填入該第一深溝渠；進行一蝕刻製程，移除該第一深溝渠底部之襯墊層，且移除該第一深溝渠暴露之部分絕緣埋層以形成一第二深溝渠；及形成一導電材料填入該第一深溝渠和該第二深溝渠中，以製作該深溝渠接觸結構，其中該襯墊層未形成於該第二深溝渠中，使該導電材料填滿該第二深溝渠之底部表面的所有部份。
8. 如申請專利範圍第7項所述之半導體裝置的製造方法，更包括於該深溝渠接觸結構及該基底之間形成一摻雜區。
9. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包括於該深溝渠接觸結構及該導體埋層之間形成該摻雜區。
10. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該第二深溝渠暴露該導體埋層。
11. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該第二深溝渠暴露該基底，並於該第二深 溝渠所暴露之該基底內形成該摻雜區。
12. 如申請專利範圍第10項所述之半導體裝置的製造方法，更包括於該第二深溝渠所暴露之該導體埋層內形成該摻雜區。