CN104425344B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，半导体结构，包括：P型衬底，所述P型衬底中具有N型掩埋隔离区；位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；位于P型外延层的第一区域中的LDMOS晶体管；覆盖所述P型外延层表面和LDMOS晶体管的介质层；位于介质层和P型外延层的第二区域中的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触；位于环形导电插塞侧壁表面的隔离层；位于P型外延层的第一区域上的介质层中的第一插塞和第二插塞，第一插塞与栅极结构相接触，第二插塞与源区或漏区相接触。本发明的半导体结构隔离效果好，器件尺寸较小。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构及其形成方法。
背景技术
功率场效应管主要包括垂直双扩散场效应管VDMOS（Vertical Double-DiffusedMOSFET）和横向双扩散场效应管LDMOS（Lateral Double-Diffused MOSFET）两种类型。其中，相较于垂直双扩散场效应管VDMOS，横向双扩散场效应管LDMOS具有诸多优点，例如，后者具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。
现有技术中，一种常规的N型LDMOS晶体管结构如图1所示，包括：半导体衬底（图中未示出），位于半导体衬底中的P阱100；位于P阱100内的N型漂移区101；位于N型漂移区101中的浅沟槽隔离结构104，所述浅沟槽隔离结构104用于增长LDMOS晶体管导通的路径，以增大LDMOS晶体管的击穿电压；位于半导体衬底上的栅极105，所述栅极横跨所述P阱和N型漂移区101，并部分位于浅沟槽隔离结构104上；位于栅极105一侧的P阱内的源区102，和位于栅极105的另一侧的N型漂移区内的漏区103，源区102和漏区103的掺杂类型为N型。
但是现有的LDMOS晶体管与其他器件的隔离性能较差、并且LDMOS晶体管与半导体衬底之间的隔离性能也较差。
发明内容
本发明解决的问题是提高LDMOS晶体管与衬底以及其他器件的隔离性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供P型衬底，所述P型衬底中形成有N型掩埋隔离区；在所述P型衬底上形成P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；在所述P型外延层的第一区域形成LDMOS晶体管，所述LDMOS晶体管包括：位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的第一浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、第一浅沟槽隔离结构、P型外延层和第一浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区；形成覆盖所述P型外延层表面和LDMOS晶体管的介质层，介质层的表面高于LDMOS晶体管的栅极结构顶部表面；刻蚀P型外延层的第二区域上的介质层和P型外延层的第二区域，形成环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面；在所述环形沟槽的两侧侧壁表面形成隔离层；刻蚀P型外延层的第一区域上的介质层，在介质层中形成暴露栅极结构顶部表面的第一通孔、以及暴露源区或漏区表面的第二通孔；在所述环形沟槽中填充满金属，形成环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触，在第一通孔和第二通孔中填充满金属，形成第一插塞和第二插塞。
可选的，所述隔离层厚度为500～3000埃。
可选的，所述隔离层的材料为SiO2、SiN、SiON、SiCN、SiC中的一种或几种。
可选的，所述金属的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。
可选的，在第一通孔、第二通孔和环形沟槽中填充满金属之前，所述第一通孔和第二通孔的侧壁以及环形沟槽中隔离层表面形成扩散阻挡层。
可选的，所述扩散阻挡层的材料为Ti、Ta、TiN、TaN中的一种或几种。
可选的，所述环形沟槽的深度为3～6微米，环形沟槽的宽度为0.6～1.2微米。
可选的，所述环形沟槽部分位于N型掩埋隔离区中。
可选的，位于N型掩埋隔离区中的部分环形沟槽的深度为0.5～1微米。
可选的，所述N型掩埋隔离区的形成工艺为离子注入，N型掩埋隔离区中N型杂质离子的浓度为1E18atom/cm3～2E21atom/cm3。
可选的，所述P型外延层的第二区域还形成有第二浅沟槽隔离结构，所述环形沟槽贯穿第二浅沟槽隔离结构。。
本发明还提供了一种半导体结构，包括：P型衬底，所述P型衬底中具有N型掩埋隔离区；位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；位于P型外延层的第一区域中的LDMOS晶体管，所述LDMOS晶体管包括：位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的第一浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、第一浅沟槽隔离结构、P型外延层和第一浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区；覆盖所述P型外延层表面和LDMOS晶体管的介质层，介质层的表面高于LDMOS晶体管的栅极结构顶部表面；位于P型外延层的第二区域上的介质层和P型外延层的第二区域中的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触；位于环形导电插塞侧壁表面的隔离层；位于P型外延层的第一区域上的介质层中的第一插塞和第二插塞，第一插塞与栅极结构相接触，第二插塞与源区或漏区相接触。
可选的，所述隔离层厚度为500～3000埃，所述隔离层的材料为SiO2、SiN、SiON、SiCN、SiC中的一种或几种。
可选的，所述环形导电插塞、第一插塞和第二插塞的材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。
可选的，所述第一插塞和第二插塞与介质层之间、以及环形导电插塞和隔离层之间还具有扩散阻挡层。
可选的，所述扩散阻挡层的材料为Ti、Ta、TiN、TaN中的一种或几种。
可选的，所述环形导电插塞部分位于N型掩埋隔离区中。
可选的，位于N型掩埋隔离区中的部分环形导电插塞的深度为0.5～1微米
可选的，N型掩埋隔离区中N型杂质离子的浓度为1E18atom/cm3～1E22atom/cm3。
可选的，所述P型外延层的第二区域还具有第二浅沟槽隔离结构，所述环形导电插塞贯穿所述第二浅沟槽隔离结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构，具有隔离层和环形导电插塞、N型掩埋隔离区构成的隔离结构，隔离层实现第一区域中形成的LDMOS晶体管与第一区域外的半导体器件的横向隔离，环形导电插塞与N型掩埋隔离区相接触，通过环形导电插塞向N型掩埋隔离区施加正电压，使得N型掩埋隔离区和P型衬底之间的PN结反偏，实现LDMOS晶体管与P型衬底之间的纵向隔离，通过横向隔离和纵向隔离提高了隔离效果，并且环形导电插塞的材料为金属，其电阻非常小，环形导电插塞吸收载流子的效率提高，有效防止串扰噪声，另外横向隔离采用隔离层隔离，相比于现有的PN结隔离，隔离层隔离占据的体积很小，提高了器件的集成度。
进一步，所述隔离层厚度为500～3000埃，所述隔离层的材料为SiO2、SiN、SiON、SiCN、SiC中的一种或几种，以使所述隔离层在占据的体积较小同时，在LDMOS晶体管工作在高电压下的隔离效果较佳。
本发明的半导体结构的形成方法，环形导电插塞材料为金属，环形导电插塞的制作可以与后段的插塞制作工艺相兼容，节省了工艺步骤，并且制作工艺简单。
附图说明
图1为现有技术LDMOS晶体管的剖面结构示意图；
图2～图8为本发明实施例半导体结构的形成过程的剖面结构示意图。
具体实施方式
LDMOS晶体管为功率器件，因此LDMOS晶体管工作时会施加极高的电压，因此为了保证半导体衬底上形成的其他低压器件的正常工作，通常需要将LDMOS晶体管跟半导体衬底上的其他器件进行隔离。请参考图1，现有的隔离方式通常是在P阱100中形成N型隔离环106，N型隔离环106通过离子注入形成，N型隔离环106上施加正电压，使得N型隔离环106与P阱100之间发生反偏，从而使得LDMOS晶体管与周围的器件隔开，防止高电压下产生的大电流横向扩散对周边器件的产生影响。
为了保证N型隔离环106的隔离效果，N型隔离环106需要较深的深度和较高的掺杂浓度，但是上述N型隔离环106通过离子注入形成，当N型隔离环106的深度较深时，离子注入的方法难以保证较深的N型隔离环106中较高的浓度，这就需要增大N型隔离环106的横向宽度以保持其隔离性，这样的话会使得N型隔离环106占据的体积增大，不利于器件集成度的提高。
另外，N型隔离环106对横向的隔离效果明显，但是其对纵向的隔离的效果非常有限。
为此，本发明提供了一种半导体结构及其形成方法，该半导体结构采用环形导电插塞和隔离层、N型掩埋隔离区构成的隔离结构，实现LDMOS晶体管与衬底上的其他器件的横向隔离和纵向隔离，隔离效果好，并且采用环形导电插塞和隔离层的横向隔离方式占据的体积比较小。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图8为本发明实施例半导体结构的形成过程的剖面结构示意图。
首先，请参考图2，提供P型衬底200，所述P型衬底200中形成有N型掩埋隔离区203；在所述P型衬底200上形成P型外延层201，所述P型外延层201包括第一区域21和第二区域22，第一区域21位于N型掩埋隔离区203上方，第二区域22环绕所述第一区域21。
所述P型衬底200的材料为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）或其他的半导体材料，本实施例中，所述N型衬底201的材料为硅。
P型衬底200中掺杂有P型的杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
所述P型衬底200中形成有N型掩埋隔离区203，所述N型掩埋隔离区203用于后续形成的LDMOS晶体管与P型衬底200之间的纵向隔离，LDMOS晶体管工作时，在N型掩埋隔离区203施加正电压时，N型掩埋隔离区203与P型衬底200衬底之间PN结反偏，实现N型掩埋隔离区203与P型衬底之间的隔离。
所述N型掩埋隔离区203通过对P型衬底200进行N型离子注入，所述N型离子为磷离子、砷离子、锑离子中的一种或几种。N型掩埋隔离区中N型杂质离子的浓度较大，使得N型掩埋隔离区203与P型衬底200之间易于PN结反偏，并且反偏时的结深较大，以提高纵向的隔离性能，所述N型掩埋隔离区203中的N型离子浓度为1E18atom/cm3～2E21atom/cm3，比如：1E19atom/cm3、2E19atom/cm3、1E20atom/cm3、9E20atom/cm3等。
所述P型衬底200上形成有P型外延层201，P型外延层201包括第一区域21和第二区域22，第二区域22环绕所述第一区域21，即第一区域21位于中间，第二区域22位于边缘，所述第一区域21位于N型掩膜隔离层203的正上方，第一区域21的面积小于或略小于N型掩膜隔离层203的面积，P型外延层201的第一区域21中后续形成LDMOS晶体管，第二区域22中后续形成环形的隔离结构（隔离层和环形导电插塞）。
所述P型外延层201通过外延工艺形成，在外延形成P型外延层时原位掺杂P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
P型外延层201的材料与P型衬底的材料相同或不相同，本实施例中，所述P型外延层201的材料为硅。
接着，请参考图3，在所述P型外延层201的第一区域21中形成LDMOS晶体管，所述LDMOS晶体管包括：位于P型外延层201的第一区域21内的N型漂移区209；位于N型漂移区209中的第一浅沟槽隔离结构206；位于P型外延层201的第一区域21上的栅极结构212，栅极结构212覆盖P型外延层201、第一浅沟槽隔离结构206、P型外延层201和第一浅沟槽隔离结构206之间的N型漂移区209；位于栅极结构212的一侧的P型外延层201内的源区213；位于栅极结构212的另一侧的N型漂移区209内的漏区214。
所述LDMOS晶体管形成的具体过程为：首先在所述P型外延层201第一区域21内形成第一浅沟槽隔离结构206；然后对所述半导体衬底进行第一N型离子注入，形成N型漂移区209，所述N型漂移区209包围所述第一浅沟槽隔离结构206，第一N型离子注入的杂质离子为磷离子、砷离子、锑离子中的一种或几种；然后在P型外延层201的第一区域21上形成栅极结构212，栅极结构212覆盖P型外延层201、第一浅沟槽隔离结构206、P型外延层201和第一浅沟槽隔离结构206之间的N型漂移区209，所述栅极结构212包括栅介质层211、位于栅介质层211上栅电极210、以及位于栅介质层211和栅电极210侧壁的侧墙；进行第二N型离子注入，在栅极结构212和侧墙的一侧的P型外延层201内的源区216，在栅极结构212和侧墙的另一侧的N型漂移区209内的漏区214，第二N型离子注入的杂质离子为磷离子、砷离子、锑离子中的一种或几种；进行N形离子注入和P型离子注入后，还需要进行退火，以激活掺杂离子，所述退火的时间为20～30秒，退火的温度大于1000摄氏度。
所述栅介质层211的材料为氧化硅，栅电极210的材料为多晶硅。所述栅介质层211的材料也可以为高K介电材料，相应的所述栅电极210的材料为金属。
所述侧墙可以为单层或多层的堆叠结构。
所述第一浅沟槽隔离结构206作为LDMOS晶体管的一部分，用于增加源区213和漏区214之间产生的源漏电路的路径长度。所述栅极结构212可以覆盖第一浅沟槽隔离结构206的部分或全部表面，本实施例中，所述栅极结构212覆盖所述第一浅沟槽隔离结构206的至少一半的表面。
所述N型漂移区209和N形掩埋隔离区203之间还形成有P型隔离区217，所述P型隔离层用于N型漂移区209和N形掩埋隔离区203之间的电学隔离，P型隔离区217在形成N型漂移区209之前或之后，通过深掺杂P型离子注入形成。
所述栅极结构212一侧的P型外延层内还形成有P型体区216，源区213位于P型体区216内，所述P型体区216用于调节LDMOS晶体管的阈值电压，并能减小寄生三极管效应，改善LDMOS晶体管的源漏击穿电压。所述P型体区216在形成栅极结构后，通过P型离子注入形成。
所述P型外延层201第二区域22内形成有第二浅沟槽隔离结构204，第二浅沟槽隔离结构204环绕所述P型外延层201的第一区域22，后续形成的环形导电插塞贯穿第二浅沟槽隔离结构204，第二浅沟槽隔离结构204提高了环形导电插塞与P型外延层中的掺杂区的电学隔离性能。所述第二浅沟槽隔离结构204可以与第一浅沟槽隔离结构206同一步骤形成。
所述P型外延层201第一区域21内还形成有第三浅沟槽隔离结构207，第三浅沟槽隔离结构207环绕所述LDMOS晶体管，所述第三浅沟槽隔离结构207用于第一区域21形成的体掺杂环208与LDMOS晶体管的源区213和漏区214之间的隔离。所述体掺杂环208环绕所述LDMOS晶体管（或第三浅沟槽隔离结构207），所述体掺杂环208用于连接接地端或负电压，防止闩锁效应的产生，并对栅极结构212底部的沟道区的电位进行调节。体掺杂环208中掺杂的杂质离子的类型为P型，体掺杂环208通过P型离子注入形成，P型离子注入的杂质离子为硼离子、镓离子或铟离子中的一种或几种。所述第三浅沟槽隔离结构207可以与第一浅沟槽隔离结构206同一步骤形成。
所述P型外延层201第二区域22内还形成有P型隔离环215，P型隔离环215环绕所述第二浅沟槽隔离结构204，所述P型隔离环215接地，用于P型外延层201的第一区域21中的LDMOS晶体管与P型外延层201中其他区域中的半导体器件的电学隔离。所述P型隔离环215、体掺杂环208和P型体区216可以通过同一步骤的P型离子注入工艺形成。需要说明的是，所述P型隔离环215、体掺杂环208和P型体区216也可以通过不同步骤的P型离子注入工艺形成。
所述P型外延层201第二区域22内还形成有第四浅沟槽隔离结构205，所述第四浅沟槽隔离结构205环绕所述P型隔离环215，第四浅沟槽隔离结构205用于P型隔离环215于P型外延层201第二区域22的其他有源区之间的隔离。所述第四浅沟槽隔离结构205可以与第一浅沟槽隔离结构206同一步骤形成。
所述第一浅沟槽隔离结构206、第二浅沟槽隔离结构204、第三浅沟槽隔离结构207或第四浅沟槽隔离结构205的材料为SiO2、SiN、SiON、SiCN或SiC。本实施例中，所述第一浅沟槽隔离结构206、第二浅沟槽隔离结构204、第三浅沟槽隔离结构207或第四浅沟槽隔离结构205的材料为SiO2。
参考图4，形成覆盖所述P型外延层201表面和LDMOS晶体管的介质层218，介质层218的表面高于LDMOS晶体管的栅极结构210顶部表面。
所述介质层218的材料为SiO2、SiN、SiON、SiCN、SiC或低K介电常数材料等。介质层218可以通过化学气相沉积工艺形成。
所述介质层218可以为单层或多层堆叠结构。
参考图5，刻蚀P型外延层201的第二区域22上的介质层218和P型外延层201的第二区域22，形成环形沟槽219，环形沟槽219环绕P型外延层301的第一区域21，且所述环形沟槽219底部暴露出N型掩埋隔离区203表面。
在刻蚀所述介质层218之前需要在所述介质层218上形成掩膜层（图中未示出），所述掩膜层具有暴露介质层218表面的开口，所述开口的宽度和位置与环形沟槽的宽度和位置相对应。
所述环形沟槽219通过两步刻蚀工艺形成，包括第一等离子刻蚀工艺和第二等离子刻蚀工艺，首先采用第一等离子体刻蚀工艺刻蚀介质层218和第二浅沟槽隔离结构204，形成第一子沟槽，第一等离子体刻蚀工艺采用气体为含氟气体，比如CF4或C3F8等；然后，沿着第一子沟槽，采用第一等离子体刻蚀工艺刻蚀P型外延层201，在P型外延层201中形成第二子沟槽，第一子沟槽和第二子沟槽构成环形沟槽219，第一等离子体刻蚀工艺采用气体为含氯或含溴气体，比如Cl2或HBr等。
在本发明的其他实施例中，也可以采用一步刻蚀工艺形成所述环形沟槽。
在所述P型外延层201的第二区域22中形成环形沟槽219，环形沟槽219环绕P型外延层201的第一区域21，且所述环形沟槽219底部暴露出N型掩埋隔离区203表面，环形沟槽219的侧壁上后续形成有隔离层，环形沟槽219后续填充金属形成环形导电插塞，环形导电插塞的底部与N型掩埋隔离区203相连接，通过环形导电插塞向N型掩埋隔离区203施加正电压，使得N型掩埋隔离区203和P型衬底200之间的PN结反偏，实现LDMOS晶体管与P型衬底200之间的纵向隔离。
在本发明的其他实施例中，所述环形沟槽部分位于N型掩埋隔离区中，即在刻蚀P型外延层时，过刻蚀所述N型掩埋隔离区，使得形成的环形沟槽的深度增加，因此后续在环形沟槽中形成环形导电插塞时，使得环形导电插塞能与N型掩埋隔离区充分接触，防止在两者的接触面上产生接触不良等现象。
所述环形沟槽位于N型掩埋隔离区中的部分的深度为0.5～1微米，使形成环形沟槽中形成的环形导电插塞能与N型掩埋隔离区接触效果最佳。
所述环形沟槽219的深度为3～6微米，环形沟槽219的宽度为0.6～1.2微米，相比于现有的PN结作为横向隔离，后续在环形沟槽219中形成隔离层和环形导电插塞构成的横向隔离结构，其具有更小的器件尺寸，有利于提高器件的集成度。
接着，请参考图6，在所述环形沟槽219的两侧侧壁表面形成隔离层220。
在环形沟槽219侧两侧侧壁形成隔离层220，使得隔离层220也环绕P型外延层201的第一区域21，所述隔离层220用于后续形成的导电插塞与P型外延层201的电学隔离，所述隔离层220还用于第一区域21中形成的LDMOS晶体管与第一区域21外的半导体器件的横向隔离。
所述隔离层220厚度为500～3000埃，所述隔离层220的材料为绝缘材料，具体的所述隔离层220的材料为SiO2、SiN、SiON、SiCN、SiC中的一种或几种，以使所述隔离层在占据的体积较小同时，在LDMOS晶体管工作在高电压下的隔离效果较佳。
所述隔离层220可以为单层或多层堆叠结构。
所述隔离层220的形成过程为：采用沉积工艺在所述环形沟槽219的侧壁和底部表面、以及P型外延层201的表面形成隔离材料层；采用无掩膜刻蚀工艺刻蚀所述隔离材料层，去除P型外延层201的表面以及环形沟槽219底部表面的隔离材料层，在所述环形沟槽219的两侧侧壁形成隔离层220。
接着，请参考图7，刻蚀P型外延层201的第一区域21上的介质层218，在介质层218中形成暴露栅极结构（栅电极210）顶部表面的第一通孔221、以及暴露源区213或漏区214表面的第二通孔222。
在刻蚀所述介质层218之前，在所述介质层218表面形成掩膜层，掩膜层材料填充环形沟槽219，所述掩膜层具有暴露介质层218表面的若干开口。所述掩膜层材料可以为光刻胶。
刻蚀所述介质层218采用含氟的等离子体刻蚀。
本实施例中，刻蚀介质层218时，还可以在介质层218中形成第三通孔223和第四通孔224，所述第三通孔223暴露出体掺杂环208的表面，所述第四通孔224暴露出P型隔离环215的表面。
最后，请参考图8，在所述环形沟槽219（参考图7）中填充满金属，形成环形导电插塞225，环形导电插塞225的底部与N型掩埋隔离区203相接触，在第一通孔221和第二通孔222（参考图7）中填充满金属，形成第一插塞226和第二插塞227，第一插塞226与栅极结构（栅电极210）相接触，第二插塞227与源区213或漏区214相接触。
所述环形导电插塞225、第一插塞226和第二插塞227的形成过程为：在所述介质层218上形成金属层（图中未示出），所述层填充满环形沟槽219、第一通孔221和第二通孔222；平坦化所述金属层直至暴露出介质层218的表面，在环形沟槽219中形成环形导电插塞204，在第一通孔221和第二通孔222中形成第一插塞226和第二插塞227。
在形成环形导电插塞225、第一插塞226和第二插塞227同时，在第三通孔223和第四通孔224（参考图7）中形成第三插塞228和第四插塞229，所述第三插塞228与体掺杂环208相接触，所述第四插塞229与P型隔离环215相接触。
所述金属的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。本实施例中采用的金属为W。
还包括：环形沟槽219、第一通孔221和第二通孔222中填充满金属之前，所述第一通孔221和第二通孔222的侧壁以及环形沟槽219中隔离层表面形成扩散阻挡层（图中未示出），所述扩散阻挡层用于防止插塞中的金属原子向介质层218中和隔离层220中扩散。
所述扩散阻挡层的材料为Ti、Ta、TiN、TaN中的一种或几种。所述扩散阻挡层可以为Ti和TiN双层结构或者Ta和TaN的双层结构。
所述环形导电插塞204与N型掩埋隔离区203电连接，通过环形导电插塞204可以向N型掩埋隔离区203施加正电压，使得N型掩埋隔离区203与P型衬底200之间构成的PN结反偏，从而实现将后续第一区域21中形成LDMOS晶体管与P型衬底200之间的纵向隔离，防止LDMOS晶体管工作时的高电压和大电流通过P型衬底200对第一区域21外的半导体器件产生影响。
环形导电插塞204材料为金属，环形导电插塞204的制作可以与后段的插塞制作工艺相兼容，节省了工艺步骤，并且制作工艺简单，并且，由于金属材料的电阻非常低，环形导电插塞204吸收载流子的效率提高，有效防止串扰噪声，另外，通过环形导电插塞204和隔离层220构成隔离结构使得现有的横向隔离从PN结隔离变成绝缘材料隔离，器件的尺寸缩小，提高了集成度。
上述LDMOS晶体管在工作时，栅电极210上施加工作电压，源区213和体掺杂环208接地或者负电压，漏区214和环形导电插塞204上施加正电压。
上述方向形成的半导体结构，请参考图8，包括：
P型衬底200，所述P型衬底200中具有N型掩埋隔离区203；
位于P型衬底200上的P型外延层201，所述P型外延层201包括第一区域21和第二区域22，第一区域21位于N型掩埋隔离区203上方，第二区域22环绕所述第一区域21；
位于P型外延层201的第一区域21中的LDMOS晶体管，所述LDMOS晶体管包括：位于P型外延层201的第一区域21内的N型漂移区209；位于N型漂移区209中的第一浅沟槽隔离结构206；位于P型外延层201的第一区域21上的栅极结构，栅极结构覆盖P型外延层201、第一浅沟槽隔离结构206、P型外延层201和第一浅沟槽隔离结构203之间的N型漂移区209；位于栅极结构的一侧的P型外延层201内的源区213；位于栅极结构的另一侧的N型漂移区209内的漏区214；
覆盖所述P型外延层301表面和LDMOS晶体管的介质层218，介质层218的表面高于LDMOS晶体管的栅极结构顶部表面；
位于P型外延层201的第二区域22上的介质层218和P型外延层201的第二区域22中的环形导电插塞225，环形导电插塞225的底部与N型掩埋隔离区203相接触；
位于环形导电插塞225侧壁表面的隔离层220；
位于P型外延层201的第一区域21上的介质层218中的第一插塞226和第二插塞227，第一插塞226与栅极结构相接触，第二插塞227与源区213或漏区215相接触。
具体的，所述隔离层220厚度为500～3000埃，所述隔离层的材料为SiO2、SiN、SiON、SiCN、SiC中的一种或几种。
所述环形导电插塞225、第一插塞226和第二插塞227的材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。
所述第一插塞226和第二插塞227与介质层218之间、以及环形导电插塞225和隔离层220之间还具有扩散阻挡层。
所述扩散阻挡层的材料为Ti、Ta、TiN、TaN中的一种或几种。
在本发明的其他实施例中，所述环形导电插塞部分位于N型掩埋隔离区中，位于N型掩埋隔离区中的部分环形导电插塞的深度为0.5～1微米。
N型掩埋隔离区203中N型杂质离子的浓度为1E18atom/cm3～1E22atom/cm3。
所述P型外延层20的第二区域22还具有第二浅沟槽隔离结构204，所述环形导电插225塞贯穿所述第二浅沟槽隔离结构204。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供P型衬底，所述P型衬底中形成有N型掩埋隔离区；
在所述P型衬底上形成P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；
在所述P型外延层的第一区域形成LDMOS晶体管，所述LDMOS晶体管包括：位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的第一浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、第一浅沟槽隔离结构、P型外延层和第一浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区；
形成覆盖所述P型外延层表面和LDMOS晶体管的介质层，介质层的表面高于LDMOS晶体管的栅极结构顶部表面；
刻蚀P型外延层的第二区域上的介质层和P型外延层的第二区域，形成环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面，通过环形导电插塞向N型掩埋隔离区施加正电压，使得N型掩埋隔离区和P型衬底之间的PN结反偏，实现LDMOS晶体管与P型衬底之间的纵向隔离；
在所述环形沟槽的两侧侧壁表面形成隔离层；
刻蚀P型外延层的第一区域上的介质层，在介质层中形成暴露栅极结构顶部表面的第一通孔、以及暴露源区或漏区表面的第二通孔；
在所述环形沟槽中填充满金属，形成环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触，在第一通孔和第二通孔中填充满金属，形成第一插塞和第二插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层厚度为500～3000埃。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为SiO2、SiN、SiON、SiCN、SiC中的一种或几种。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在第一通孔、第二通孔和环形沟槽中填充满金属之前，在所述第一通孔和第二通孔的侧壁以及环形沟槽中隔离层表面形成扩散阻挡层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述扩散阻挡层的材料为Ti、Ta、TiN、TaN中的一种或几种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述环形沟槽的深度为3～6微米，环形沟槽的宽度为0.6～1.2微米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述环形沟槽部分位于N型掩埋隔离区中。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，位于N型掩埋隔离区中的部分环形沟槽的深度为0.5～1微米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N型掩埋隔离区的形成工艺为离子注入，N型掩埋隔离区中N型杂质离子的浓度为1E18atom/cm3～2E21atom/cm3。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述P型外延层的第二区域还形成有第二浅沟槽隔离结构，所述环形沟槽贯穿第二浅沟槽隔离结构。
12.一种半导体结构，其特征在于，包括：
P型衬底，所述P型衬底中具有N型掩埋隔离区；
位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；
位于P型外延层的第一区域中的LDMOS晶体管，所述LDMOS晶体管包括：位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的第一浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、第一浅沟槽隔离结构、P型外延层和第一浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区；
覆盖所述P型外延层表面和LDMOS晶体管的介质层，介质层的表面高于LDMOS晶体管的栅极结构顶部表面；
位于P型外延层的第二区域上的介质层和P型外延层的第二区域中的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触，通过环形导电插塞向N型掩埋隔离区施加正电压，使得N型掩埋隔离区和P型衬底之间的PN结反偏，实现LDMOS晶体管与P型衬底之间的纵向隔离；
位于环形导电插塞侧壁表面的隔离层；
位于P型外延层的第一区域上的介质层中的第一插塞和第二插塞，第一插塞与栅极结构相接触，第二插塞与源区或漏区相接触。
13.如权利要求12所述的半导体结构，其特征在于，所述隔离层厚度为500～3000埃，所述隔离层的材料为SiO2、SiN、SiON、SiCN、SiC中的一种或几种。
14.如权利要求12所述的半导体结构，其特征在于，所述环形导电插塞、第一插塞和第二插塞的材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。
15.如权利要求12所述的半导体结构，其特征在于，所述第一插塞和第二插塞与介质层之间、以及环形导电插塞和隔离层之间还具有扩散阻挡层。
16.如权利要求15所述的半导体结构，其特征在于，所述扩散阻挡层的材料为Ti、Ta、TiN、TaN中的一种或几种。
17.如权利要求12所述的半导体结构，其特征在于，所述环形导电插塞部分位于N型掩埋隔离区中。
18.如权利要求17所述的半导体结构，其特征在于，位于N型掩埋隔离区中的部分环形导电插塞的深度为0.5～1微米。
19.如权利要求12所述的半导体结构，其特征在于，N型掩埋隔离区中N型杂质离子的浓度为1E18atom/cm3～1E22atom/cm3。
20.如权利要求12所述的半导体结构，其特征在于，所述P型外延层的第二区域还具有第二浅沟槽隔离结构，所述环形导电插塞贯穿所述第二浅沟槽隔离结构。
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