CN101533826B - 半导体装置及其制作方法 - Google Patents

Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置包括：一基底；一埋层，形成于基底内，埋层包含一绝缘区；一深沟渠接触结构，形成于基底内，深沟渠接触结构包含一导电材料及一衬垫层，衬垫层形成于导电材料的侧壁上，且导电材料与基底电性连接，一掺杂区，形成于深沟渠接触结构及基底之间，深沟渠接触结构的导电材料延伸至掺杂区，衬垫层延伸至绝缘区，衬垫层与绝缘区相连并覆盖导电材料的侧壁，以形成隔离结构。本发明能够大幅提升单一晶圆内所能配置的元件数且提高元件密度，当选择掺杂的多晶硅作为深沟渠接触结构内的导电材料时，能够缓冲包含氧化物的衬垫层与磊晶层之间由于晶格差异所造成的应力，以提升元件的稳定度及其功效。

Description

半导体装置及其制作方法

技术领域

本发明是有关于一种半导体装置及其制造方法，特别是有关于深沟渠接触结构及其制造方法。

背景技术

于现今半导体技术中，为了达成单晶片系统(single-chip system)的操作，是将控制器、存储器、低压操作的电路以及高压操作的功率元件高度整合至单一晶片上，其中功率元件的研发种类包含有垂直式双扩散金属氧化半导体晶体管(VDMOS)、绝缘栅极双载子晶体管(IGBT)、横向式功率晶体管(LDMOS)等几种，其研发目的在于提高电源转换效率来降低能源的损耗。由于在单一晶片上需同时提供高压晶体管元件以及低压CMOS电路元件，因此在制造工艺上需制作用以隔绝相邻的元件的隔离结构。

请参阅图1，其显示现有半导体元件的剖面图。一般可使用由介电材料所形成的深沟渠绝缘结构20隔离邻近的元件，因此能够个别的控制隔离的元件的电源参数。但是深沟渠绝缘结构20容易产生寄生电容。另外，位于元件主动区与基底10之间的埋氧化层30，也会产生寄生电容。当元件在一电压环境下操作时，会由于上述寄生电容产生充电而造成耦合效应，此效应在高压元件中尤其明显。电容耦合效应不但使得邻近元件的特性表现受到影响，甚至会藉由基材程度不一影响到其他电性相连的高低压元件。

随着半导体制造工艺的不断进步，集成电路的尺寸愈来愈小、电路愈来愈密，同时工作时钟愈来愈快，晶片内电路内的寄生电阻效应、寄生电容效应也就愈来愈严重，进而使频率无法再提升，此称为阻容延迟、阻容迟滞(RCDelay)，RC Delay不仅阻碍时钟成长，同时也会增加电路的无谓功耗。这些效应对电路的运作产生不同程度的影响，也引发对电路稳定性的疑虑，尤其在现今电路高速运行的时代，电路对这些干扰的容忍度也越来越低，更加深此问题的严重性。

因此有需要提供一种半导体装置及其形成方法，以克服先前技术的不足。

发明内容

为达上述、其它与本发明的目的，本发明提供一种半导体装置，包括：

一基底；一埋层，形成于所述的基底内，其中所述的埋层包含一绝缘区；一深沟渠接触结构，形成于所述的基底内，其中所述的深沟渠接触结构包含一导电材料及一衬垫层，其中所述的衬垫层形成于所述的导电材料的侧壁上，且所述的导电材料与所述的基底电性连接；以及一掺杂区，形成于所述深沟渠接触结构及所述基底之间，其中所述深沟渠接触结构的导电材料延伸至所述掺杂区，所述衬垫层延伸至所述埋层的绝缘区，所述衬垫层与所述埋层的绝缘区相连并覆盖所述导电材料的侧壁，以形成用于隔绝组件的隔离结构。

本发明也提供一种半导体装置的制造方法，包括下列步骤：提供一基底，其具有一埋层位于其中，其中所述的埋层包含一绝缘区；于所述的基底内形成一深沟渠接触结构，其中所述的深沟渠接触结构包含一导电材料及一衬垫层，其中所述的衬垫层形成于所述的导电材料的侧壁上，且所述的导电材料与所述的基底电性连接；以及形成一掺杂区于所述深沟渠接触结构及所述基底的间，其中所述深沟渠接触结构的导电材料延伸至所述掺杂区，所述衬垫层延伸至所述埋层的绝缘区，所述衬垫层与所述埋层的绝缘区相连并覆盖所述导电材料的侧壁，以形成用于隔绝组件的隔离结构。

附图说明

图1显示现有半导体元件的剖面图。

图2至图9显示根据本发明实施例的形成深沟渠接触结构的剖面图。

附图标号

10～基底；               20～深沟渠绝缘结构；

30～埋氧化层；           100～基底；

120～导体埋层；          140～绝缘埋层；

160～磊晶层；            180～罩幕层；

200～第一深沟渠；        210～衬垫层；

220～第二深沟渠；        230～掺杂区；

260～深沟渠接触结构；    300～层间介电层；

310～阻障层；            320～接触插塞；

330～金属层。

具体实施方式

本发明的实施例提供一种半导体装置及其制造方法。有关各实施例的制造方式和使用方式如下所详述，并伴随图示加以说明。其中，图式和说明书中使用的相同的元件编号是表示相同或类似的元件。而在图式中，为清楚和方便说明起见，有关实施例的形状和厚度或有不符实际的情形。而以下所描述特别针对本发明的装置的各项元件或其整合加以说明，然而，值得注意的是，上述元件并不特别限定于所显示或描述者，而是可以熟习此技艺的人士所得知的各种形式，此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其他中介层。

图2至图9是显示根据本发明实施例的制作一种半导体装置的剖面图。请参考图2，提供一基底100，其上方可具有导体埋层120、绝缘埋层140，以及磊晶层160。基底100可包含硅或其它合适的半导体材料的基材。绝缘埋层140可包含如二氧化硅等的氧化物。于磊晶层160上方形成一罩幕层180后，可将上述罩幕层180进行图案化，以露出待去除的磊晶层160的表面。导体埋层120的电阻可小于基底100的电阻。在其他实施例中，当基底100的电阻够小时，导体埋层120可不存在(未显示于图中)。

请参考图3，在形成图案化的罩幕层180于磊晶层160的上方后，可进行一蚀刻制造工艺将罩幕层180所暴露的磊晶层160去除，以形成一第一深沟渠200，其中所形成的第一深沟渠200暴露绝缘埋层140的上表面。在其他实施例中，可进行蚀刻制造工艺将罩幕层180所暴露的磊晶层160，及位于磊晶层160下方的部份的绝缘埋层140去除，以形成第一深沟渠200，其中所形成的第一深沟渠200暴露绝缘埋层140的上表面下方的部份(未显示于图中)。接着将罩幕层180移除。

请参考图4，在第一深沟渠200形成后，可在第一深沟渠200的侧壁及底表面上形成衬垫层210。衬垫层210亦可延伸至磊晶层160的上表面上。衬垫层210可包含例如四乙氧基硅烷(tetraethoxy silane，TEOS)的氧化物。接着可进行一蚀刻制造工艺，以将第一深沟渠200所暴露的位于绝缘埋层140上方的衬垫层210去除，并可在衬垫层210去除后，继续将第一深沟渠200所暴露的绝缘埋层140去除，以于第一深沟渠200的下方形成第二深沟渠220，如图5所示，并保留位于第一深沟渠200的侧壁上的衬垫层210。请参考图5，所形成第二深沟渠220可暴露导体埋层120的上表面。在另一实施例中，所进行的蚀刻制造工艺可在绝缘埋层140去除后，更将第一深沟渠200所暴露的部份的导体埋层120去除，而所形成的第二深沟渠220暴露导体埋层120的上表面下方的部份(未显示于图中)。在其他实施例中，当导体埋层120不存在时，所形成的第二深沟渠220可暴露位于绝缘埋层140下方的基底100的表面或表面下方的部份。

请参考图6，接着可进行一掺杂制造工艺，以在第二深沟渠220所暴露的导体埋层120内形成一掺杂区230。在掺杂制造工艺后，可再进行一退火制造工艺，使掺杂区230往横向及纵向的方向扩散，例如，往横向扩散至绝缘埋层140下方的导体埋层120内，并往纵向扩散至导体埋层120的更深的区域内，如图6所示。掺杂区230可具有与导体埋层120相同的导电型。于一实施例中，掺杂区230及导体埋层120皆为N型导电型。掺杂区230的掺杂浓度一般可大于导体埋层120的掺杂浓度。掺杂区230的形成可提供较佳的掺杂均匀度(uniformity)，以形成较佳的界面的电阻/电容，以及较稳定的(欧姆接触的)导电构件。在其他实施例中，当基底100的电阻够小时，导体埋层120可不存在，因此掺杂区230可形成于第二深沟渠220所暴露的基底100中(未显示于图中)。在另一实施例中，可不形成掺杂区230(未显示于图中)。

请参考图7，在掺杂区230形成后，接着可形成一导电材料240以填充第一深沟渠200及第二深沟渠220，且导电材料240可延伸至衬垫层210的表面上。导电材料240可包含例如掺杂的多晶硅的导电物质。于一较佳实施例中，导电材料240是在具有掺杂杂质的气体的环境下，以同步(in-situ)化学气相沉积法所形成的掺杂的多晶硅。导电材料240、掺杂区230及导体埋层120可为相同的导电型。于一实施例中，导电材料240、掺杂区230及导体埋层120皆为N型导电型。于一较佳实施例中，导电材料240为以N型杂质掺杂的多晶硅。于其他实施例中，导电材料240可包含例如钨或铝等的金属。

由于一般包含氧化物的衬垫层210与磊晶层160彼此之间的晶格差异度大，因此在其接合界面处容易产生应力，尤其在后续制造步骤中所进行的高温制造工艺，更可能增大晶格的差异性而造成结构上的缺陷。选择掺杂的多晶硅作为导电材料240能够缓冲上述材料之间的应力问题，进而提升元件的稳定性及其功效。

请参考图8，接着可进行一回蚀刻(etching back)制造工艺，以将形成于衬垫层210上方的导电材料240予以移除并形成深沟渠接触结构260。

由于深沟渠接触结构260中，包含掺杂的多晶硅的导电材料240可以在具有掺杂杂质的气体的环境下，以同步化学气相沉积方式形成，而不需进行额外的掺杂制造工艺，以避免进行掺杂制造工艺可能产生的污染问题，或杂质扩散造成的元件效能降低的问题，因此深沟渠接触结构260能够被设计在较靠近主要元件的位置。且由于深沟渠接触结构260的侧壁具有例如氧化物的具有绝缘作用的衬垫层210，因此深沟渠接触结构260亦可作为隔绝元件的隔离结构，于一实施例中，可以深沟渠接触结构260定义元件的主动区域。另一实施例中，可以深沟渠接触结构260及绝缘埋层140定义元件的主动区域。

请参考图9，在形成深沟渠接触结构260后，可在深沟渠接触结构260及衬垫层210上方继续形成层间介电层300，穿过层间介电层300且与深沟渠接触结构260电性连接的接触插塞320，例如钨插塞，于一实施例中，接触插塞320的侧壁及底部可具有例如钛或氮化钛的阻障层310，并形成位于接触插塞320上方的金属层330。导体埋层120、掺杂区230及深沟渠接触结构260能够藉由接触插塞320及金属层330与外部电性连接。

由于深沟渠接触结构260中的导电材料240，其与导体埋层120(或基底100)及掺杂区230可藉由接触插塞320及金属层330与外部电性连接，因此当由于操作元件而于绝缘埋层140及衬垫层210内形成的寄生电荷时，可将与导电材料240、导体埋层120(或基底100)及掺杂区230电性连接的外部电源接地，使寄生电荷能够藉由分别与绝缘埋层140与衬垫层210邻接的导体埋层120(或基底100)与导电材料240传导至外部，以避免由于寄生电容所产生的噪声问题。导体埋层120(或基底100)的电压亦可经由深沟渠接触结构260由外部予以控制。

本发明的实施例所揭露的半导体装置及其形成的方法中，是利于具有绝缘埋层及导体埋层于其中的基底内，形成深沟渠接触结构，其中深沟渠接触结构包含导电材料及位于导电材料的侧壁上的衬垫层。

深沟渠接触结构的导电材料可以是在具有掺杂杂质的气体环境下，以同步气相沉积方式形成，而不需进行额外的掺杂制造工艺，以避免可能产生的污染或元件效能降低的问题，因此深沟渠接触结构能够被设计在较靠近主要元件的位置。深沟渠接触结构的衬垫层为具有绝缘特性的氧化层，因此深沟渠接触结构能用作隔离元件的隔离结构，更可用以定义元件的主动区域，而能够减少单一元件所需要的主动区域的面积。根据上述理由，根据本发明的实施例所形成的深沟渠接触结构，其能够大幅提升单一晶圆内所能配置的元件数且提高元件密度。当选择掺杂的多晶硅作为深沟渠接触结构内的导电材料时，其能够缓冲包含氧化物的衬垫层与磊晶层之间由于晶格差异所造成的应力，以提升元件的稳定度及其功效。

深沟渠接触结构中的导电材料，其与导体埋层(或基底)及掺杂区可藉由接触插塞及金属层与外部电性连接。因此，由于操作元件而于绝缘埋层或衬垫层中所形成的寄生电荷，其可经由导电材料、导体埋层(或基底)及掺杂区传导至外部，以避免由于寄生电容所产生的噪声问题。导体埋层(或基底)的电压亦可经由深沟渠接触结构由外部予以控制。掺杂区的形成可提供较佳的掺杂均匀度(uniformity)，并在导体埋层(或基底)及深沟渠接触结构的导电材料之间，提供较佳的界面的电阻/电容，以及较稳定的(欧姆接触的)导电构件。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当以的权利要求书所界定的为准。

Claims (9)

1.一种半导体装置，其特征在于，所述的半导体装置包括：

一基底；

一埋层，形成于所述的基底内，其中所述的埋层包含一绝缘区；

一深沟渠接触结构，形成于所述的基底内，其中所述的深沟渠接触结构包含一导电材料及一衬垫层，其中所述的衬垫层形成于所述的导电材料的侧壁上，且所述的导电材料与所述的基底电性连接；以及

一掺杂区，形成于所述深沟渠接触结构及所述基底之间，其中所述深沟渠接触结构的导电材料延伸至所述掺杂区，所述衬垫层延伸至所述埋层的绝缘区，所述衬垫层与所述埋层的绝缘区相连并覆盖所述导电材料的侧壁，以形成用于隔绝组件的隔离结构。

2.如权利要求1所述的半导体装置，其特征在于，所述的导电材料包含掺杂的多晶硅。

3.如权利要求1所述的半导体装置，其特征在于，所述的埋层更包含一导体区。

4.一种半导体装置的制造方法，包括下列步骤：

提供一基底，其具有一埋层位于其中，其中所述的埋层包含一绝缘区；

于所述的基底内形成一深沟渠接触结构，其中所述的深沟渠接触结构包含一导电材料及一衬垫层，其中所述的衬垫层形成于所述的导电材料的侧壁上，且所述的导电材料与所述的基底电性连接；以及

形成一掺杂区于所述深沟渠接触结构及所述基底之间，其中所述深沟渠接触结构的导电材料延伸至所述掺杂区，所述衬垫层延伸至所述埋层的绝缘区，所述衬垫层与所述埋层的绝缘区相连并覆盖所述导电材料的侧壁，以形成用于隔绝组件的隔离结构。

5.如权利要求4所述的半导体装置的制造方法，其特征在于，所述的半导体装置的制造方法更包括于所述的深沟渠接触结构及所述的基底之间形成 所述的掺杂区。

6.如权利要求4所述的半导体装置的制造方法，其特征在于，所述的埋层更包含一导体区。

7.如权利要求4所述的半导体装置的制造方法，其特征在于，所述的深沟渠接触结构的制造方法包括下列步骤：

于所述的基底内形成一第一深沟渠以暴露所述的埋层；

于所述的第一深沟渠的侧壁上形成所述的衬垫层；

于所述的埋层内形成一第二深沟渠，其中所述的第二深沟渠位于所述的第一深沟渠的下方，且所述的第二深沟渠与所述的第一深沟渠连通；以及

形成所述的导电材料，以填充所述的第一深沟渠及所述的第二深沟渠。

8.如权利要求7所述的半导体装置的制造方法，其特征在于，所述的第一深沟渠暴露所述的绝缘区。

9.如权利要求7所述的半导体装置的制造方法，其特征在于，所述的埋层更包含一导体区。 

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