[go: up one dir, main page]

CN102315162B - 具有侧结的半导体器件及其制造方法 - Google Patents

具有侧结的半导体器件及其制造方法 Download PDF

Info

Publication number
CN102315162B
CN102315162B CN201110038958.6A CN201110038958A CN102315162B CN 102315162 B CN102315162 B CN 102315162B CN 201110038958 A CN201110038958 A CN 201110038958A CN 102315162 B CN102315162 B CN 102315162B
Authority
CN
China
Prior art keywords
diffusion barrier
layer
sidewall
bodies
barrier region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110038958.6A
Other languages
English (en)
Other versions
CN102315162A (zh
Inventor
吴在槿
田承晙
李镇九
李美梨
全奉石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102315162A publication Critical patent/CN102315162A/zh
Application granted granted Critical
Publication of CN102315162B publication Critical patent/CN102315162B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种制造半导体器件的方法，包括以下步骤：形成多个本体，每个本体彼此被沟槽所隔离，且每个本体包括侧壁暴露于沟槽的扩散阻挡区域；形成用于间隙填充沟槽的掺杂层；将掺杂层进行退火来在扩散阻挡区域的暴露的侧壁处形成侧壁结；以及形成与侧壁结相耦接的导线，以填充沟槽。

Description

具有侧结的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2010年7月7日提交的韩国专利申请No.10-2010-0065264的优先权，而全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及具有侧结(side-junction)的半导体器件和制造这种半导体器件的方法。
背景技术
当具有垂直晶体管结构的单元(cell)采用掩埋位线(BBL)时，每个掩埋位线BBL可以与两个单元相邻。对于被掩埋位线所驱动的单元，可以执行单侧接触(One-Side-Contact，OSC)工艺以在有源区中形成接触同时将另一个有源区隔离开。在下文，OSC工艺将被简单地称为侧壁接触工艺(sidewall contact process)。在利用侧壁接触工艺形成的垂直晶体管结构的单元中，每个有源区包括被沟槽隔离开的本体(body)和形成在本体之上的柱(pillar)。掩埋位线BBL填充本体之间的沟槽，且字线(或垂直栅极)被设置成与柱的侧壁相邻并沿着与掩埋位线BBL相交叉的方向延伸。字线在垂直方向上形成沟道。
根据侧壁接触工艺，将本体的侧壁的一部分暴露，以利用掩埋位线BBL来耦接有源区。然后，将掺杂剂注入或扩散到本体的侧壁的暴露部分内来形成结(junction)。掩埋位线BBL与本体经由所述结而电耦接。由于所述结仅形成在本体的一个侧壁上，因此将所述结称为单侧结(One-Side Junction，OSJ)。
当在掩埋位线BBL与侧结之间形成扩散阻挡层时，可能导致聚集(agglomeration)。针对这种问题，已研究出一种通过直接形成掺杂的多晶硅层而不形成扩散阻挡层来形成单侧结的方法。
图1A至图1C是说明利用侧壁接触工艺形成半导体器件的现有方法的截面图。
参见图1A，在衬底101上形成被沟槽102所隔离的多个本体103。在本体103之上形成硬掩模图案104。硬掩模图案104在形成有源区期间用作刻蚀阻挡层。
在每个本体103的两个侧壁上、在本体103之间的衬底101的表面上、以及在硬掩模图案104的表面上形成绝缘层。绝缘层包括内衬氧化物层105和内衬氮化物层106。
通过去除绝缘层的一部分来形成侧壁接触107。侧壁接触107是使本体103的仅一个侧壁的一部分暴露的单侧接触。
参见图1B，在衬底结构之上形成掺杂多晶硅层108，以将侧壁接触107和沟槽102间隙填充。在此，掺杂多晶硅层108被掺杂了用于形成侧壁接触的掺杂剂。例如，掺杂所述掺杂多晶硅层108的掺杂剂可以是N型杂质，诸如磷(P)。
参照图1C，将掺杂多晶硅层108平坦化并回蚀。结果，由平坦化和回蚀工艺所获得的掺杂多晶硅层图案将每个沟槽102的一部分间隙填充到使掺杂多晶硅层图案具有至少接触侧壁的高度的程度。
随后，执行退火工艺109。在此，用于将掺杂多晶硅层图案掺杂的掺杂剂被扩散到被侧壁所暴露的本体103的侧壁内，以便形成侧壁结110。
然而，当在形成掺杂多晶硅层图案的工艺期间掺杂剂被过度扩散时，可能会产生浮置体111从而以增加电位并造成与单元晶体管的操作有关的问题，诸如阈值电压降落。
发明内容
本发明的一个示例性实施例涉及一种防止因侧壁结的过度扩散而产生浮体的半导体器件，以及制造这种半导体器件的方法。
根据本发明的一个示例性实施例，一种制造半导体器件的方法包括以下步骤：形成多个本体，所述多个本体中的每个彼此被沟槽所隔离，且所述多个本体中的每个包括侧壁暴露于沟槽的扩散阻挡区域；形成将沟槽间隙填充的掺杂层；将掺杂层进行退火来在扩散阻挡区域的暴露的侧壁处形成侧壁结；以及形成与侧壁结相耦接的导线，以填充沟槽。
根据本发明的另一个示例性实施例，一种制造半导体器件的方法包括以下步骤：在衬底上执行离子注入工艺来形成扩散阻挡层；将衬底刻蚀到比所述扩散阻挡层低的深度来形成多个本体，所述多个本体中的每个彼此被沟槽所隔离，且所述多个本体中的每个包括所述扩散阻挡层的扩散阻挡区域，所述扩散阻挡区域的侧壁暴露于所述沟槽；形成绝缘层，穿过所述绝缘层形成侧壁接触以暴露扩散阻挡区域的侧壁；形成将沟槽间隙填充的掺杂层；将掺杂层进行退火来在扩散阻挡区域的暴露的侧壁处形成侧壁结；以及形成与侧壁结相耦接的掩埋位线，以填充沟槽的一部分。
根据本发明的又一个示例性实施例，一种半导体器件包括：多个本体，所述多个本体中的每个彼此被沟槽所隔离，且每个本体包括扩散阻挡区域，所述扩散阻挡区域的侧壁暴露于沟槽；绝缘层，穿过所述绝缘层形成侧壁接触，以暴露扩散阻挡区域的暴露的侧壁；侧壁结，所述侧壁结形成在扩散阻挡区域的暴露的侧壁处；掩埋位线，所述掩埋位线与侧壁结相耦接并填充沟槽的一部分；多个柱，所述多个柱分别形成在所述多个本体之上；以及垂直字线，所述垂直字线在与掩埋位线相交叉的方向上沿所述柱中的每个的侧壁延伸。
附图说明
图1A至1C是说明通过利用侧壁接触工艺形成半导体器件的现有方法的截面图。
图2是说明根据本发明的一个示例性实施例的半导体器件的截面图。
图3A至3G是描述形成图2所示的半导体器件的方法的截面图。
图4A至4K是说明根据本发明的一个示例性实施例的用于形成侧壁接触的方法的截面图。
图5A至5E是说明在形成掩埋位线后的半导体器件制造方法的截面图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是全面且完整的，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
附图不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做了夸大处理。当提及第一层在第二层或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或在第一层与衬底之间存在第三层的情况。
图2是说明根据本发明的一个示例性实施例的半导体器件的截面图。
参见图2，多个本体201的每个包括：扩散阻挡层的扩散阻挡区域23A，和暴露出扩散阻挡区域23A的侧壁。然后，穿过绝缘层(例如29A和27A)形成使侧壁的一部分暴露并覆盖本体201的侧壁接触。在侧壁的暴露部分的扩散阻挡区域23A的内部形成了侧壁结38。随后，在所述多个本体201之间形成与侧壁结38相耦接的导线。所述导线包括掩埋位线39。掩埋位线39可以是由金属层形成的金属位线。
在此，被沟槽26隔离的多个本体201形成在衬底21之上。根据一个实例，衬底21包括硅衬底。通过刻蚀衬底21形成多个本体201。当衬底21包括硅衬底时，多个本体201也可以包括硅本体。多个本体201从衬底21的表面沿垂直方向延伸。多个本体201中的每个是形成垂直晶体管的沟道区、源极区和漏极区的区域。每个本体201包括两个侧壁。本体201被称为有源本体。
在本体201的上部形成硬掩模图案24。在形成本体201时硬掩模图案24用作刻蚀阻挡层。硬掩模图案24包括电介质材料层，诸如氧化物层和氮化物层。根据一个实例，使用诸如氮化硅层的氮化物层作为硬掩模图案24。
在本体201的两个侧壁上、在本体201之间的沟槽26的表面上、以及在硬掩模图案24的表面上形成绝缘层(例如29A和27A)。根据一个实例，所述绝缘层包括内衬氧化物层图案27A和内衬氮化物层图案29A。内衬氧化物层图案27A被形成在本体201的两个侧壁和沟槽26的表面上，内衬氮化物层图案29A被形成在内衬氧化物层图案27A的一部分的表面上。
通过去除所述绝缘层(29A和27A)的一部分来形成侧壁接触(图4K中的‘35’)。侧壁接触35是选择性地使得本体201的仅一个侧壁的一部分暴露的单侧接触。侧壁接触35包括具有沿着本体201的侧壁延伸的线状的线状开口。
上述绝缘层(29A和27A)提供了使本体201的侧壁的一部分暴露的侧壁接触35。稍后将参照图4A至4K描述一种用于形成侧壁接触35的方法。
参见图2，在扩散阻挡区域23A的内部形成侧壁结38。借助于扩散阻挡区域23A，可以避免侧壁结38被过度地扩散。
扩散阻挡区域23A包括填隙杂质(interstitial impurity)，诸如碳。侧壁结38可以包括磷(P)。
图3A至3G是描述形成图2所示的半导体器件的方法的截面图。
参见图3A，向衬底21内离子注入第一杂质。衬底21包括硅衬底。通过离子注入22将第一杂质注入到为结而保留的区域内以形成扩散阻挡层23。
使用碳作为第一杂质来执行离子注入。由于衬底21是硅衬底，因此碳在衬底21内成为填隙杂质。当用于对稍后在半导体器件制造工艺中要形成的掺杂多晶硅进行掺杂的掺杂剂是磷(P)时，磷(P)借助于空隙位置(interstitial site)而被扩散。在此，如果碳已被注入且扩散到例如位于扩散阻挡层23中的空隙位置，则可以防止磷(P)的过度扩散。与此同时，碳实质上对侧壁结的导电性并无影响。
当碳被离子注入时，扩散阻挡层23变为碳化硅(SiC)。
参见图3B，在衬底21之上形成硬掩模图案24。在此，通过形成硬掩模层然后利用光致抗蚀剂图案25作为刻蚀阻挡层来刻蚀硬掩模层而形成硬掩模图案24。光致抗蚀剂图案25是线-间隔型图案(line-and-space pattern)，且还可以被称为掩埋位线(BBL)掩模。硬掩模图案24可以由氧化物层、氮化物层、或两者的叠层所形成。根据一个实例，使用诸如氮化硅的氮化物层作为硬掩模图案24。
参见图3C，剥离光致抗蚀剂图案25，且通过使用硬掩模图案24作为刻蚀阻挡层并将衬底21刻蚀到期望的深度而形成多个沟槽26。由于多个沟槽26的缘故，在衬底21之上形成了多个本体201。多个本体201从衬底21的表面沿垂直方向延伸。每个本体201具有两个侧壁。在垂直单元结构中，本体201是形成有晶体管的沟道区、源极区和漏极区的有源区。
本体201的侧壁可以具有如图所示的垂直轮廓。用于形成多个本体201和多个沟槽26的刻蚀工艺可以是使用等离子体的干法刻蚀工艺。
如上所述，当通过刻蚀衬底21形成多个本体201时，多个本体201中的每个具有暴露出扩散阻挡区域23A的侧壁。由于衬底21是硅衬底，因此所述多个本体201可以被称为硅本体。
参见图3D，形成侧壁接触35，以暴露本体201的侧壁的一部分、即扩散阻挡区域23A的一部分。
侧壁接触35由包括内衬氧化物层图案27A和内衬氮化物层图案29A的绝缘层形成。内衬氧化物层图案27A被形成在本体201的两个侧壁上和衬底21的表面上。内衬氮化物层图案29A被形成在内衬氧化物层图案27A的一部分的表面上。通过去除所述绝缘层的一部分而形成侧壁接触35。侧壁接触35是选择性地使本体201的侧壁的一部分暴露的单侧接触。侧壁接触35包括被形成为线状的线状开口。
穿过所述绝缘层，侧壁接触35使得处在为结而保留的区域处的本体201的侧壁的一部分(例如扩散阻挡区域23A)暴露。稍后将参照图4A至4K详细描述一种用于形成侧壁接触35的方法。
参见图3E，形成掺杂层，以将多个本体201之间的多个沟槽26间隙填充。掺杂层包括被注入以形成结的杂质。掺杂层可以包括掺杂多晶硅层36。当掺杂多晶硅层36具有良好的台阶覆盖率时，它可以无空隙地将所述多个沟槽26间隙填充。因此，在形成结的过程中所使用的掺杂多晶硅层36具有良好的剂量均匀性，其中掺杂多晶硅层36被掺杂了用于形成结的掺杂剂。掺杂多晶硅层36的掺杂剂可以是诸如磷(P)的N型杂质。可以通过化学气相沉积(CVD)法来形成掺杂多晶硅层36。掺杂所述掺杂多晶硅层36的掺杂剂包括范围为约1×1015至约1×1017原子/cm2的剂量。虽然例示的是掺杂多晶硅层36，但是根据另一个实例可以使用被掺杂了用于形成结的杂质的另一种材料。例如，可以使用诸如磷硅玻璃(PSG)的氧化物层。
参见图3F，将掺杂多晶硅层36平坦化并回蚀。在下文中，在平坦化和回蚀工艺后所获得的掺杂多晶硅层36被称为掺杂多晶硅层图案36A。结果，掺杂多晶硅层图案36A被形成为将每个沟槽26的一部分间隙填充，其中掺杂多晶硅层图案36A具有足够的高度来覆盖位于本体201的侧壁上的用于侧壁接触35的开口。如上所述，当执行平坦化和回蚀工艺并降低了掺杂多晶硅层图案36A的高度时，可以防止在后续的退火工艺期间掺杂剂扩散到除了侧壁接触以外的区域内。
随后，执行退火工艺37。在此，掺杂所述掺杂多晶硅层图案36A的掺杂剂被扩散到被侧壁接触35所暴露的扩散阻挡区域23A内，以形成侧壁结38。当掺杂所述掺杂多晶硅层图案36A的掺杂剂是N型杂质时，侧壁结38变为N型结。
退火工艺37可以是炉内退火工艺(furnace annealing process)、快速热退火工艺或两者的组合。可以在约750℃至约1200℃的范围的温度下执行退火工艺37。根据一个实例，侧壁结38具有约至少1×1020原子/cm3的掺杂浓度。
如上所述，由于侧壁结38是通过形成掺杂多晶硅层图案36A并经由退火工艺37执行热扩散来被形成的，因此可以将侧壁结38的深度控制得浅，且可以容易地控制掺杂剂的浓度。
被注入到扩散阻挡区域23A内的碳可以抑制侧壁结38的掺杂剂(诸如磷的N型杂质)在退火工艺37期间过度扩散。结果，可以防止/减少浮置体的产生。这种抑制侧壁结38的过度扩散的结构被称为本体约束结构(body-tied structure)。
参见图3G，去除掺杂多晶硅层图案36A。在此，可以通过湿法刻蚀工艺或干法刻蚀工艺来去除掺杂多晶硅层图案36A。在干法刻蚀工艺的情况下，使用添加有氧(O2)、氮(N2)、氦(He)或氩(Ar)的基于溴化氢(HBr)或氯(Cl2)的化合物。在湿法刻蚀工艺的情况下，使用在氮化物层与氧化物层之间具有高选择性的清洗液。
随后，如下所述来形成与侧壁结38电连接的导线，例如掩埋位线39。
首先，在衬底结构之上形成位线导电层(例如39)，以将多个沟槽26间隙填充。位线导电层可以是金属层，诸如氮化钛(TiN)层、钨(W)层，或两者的叠层。当位线导电层是金属层时，在侧壁结38与金属层之间需要欧姆接触。在此，侧壁结38可以由硅形成，欧姆接触可以包括诸如硅化钛的金属硅化物。
随后，顺序地执行平坦化工艺和回蚀工艺，以去除位线导电层的一部分。作为平坦化工艺和回蚀工艺的结果，形成了与侧壁结38电连接的掩埋位线39。掩埋位线39是由金属层所形成的金属性位线。
图4A至4K是说明根据本发明的一个示例性实施例的形成侧壁接触的方法的截面图。这些图说明在图3C的工艺之后如何形成侧壁接触。
参见图4A，在包括多个本体201的衬底结构之上形成内衬氧化物层27作为绝缘层。内衬氧化物层27可以包括氧化物层，诸如氧化硅层。
形成将多个沟槽26间隙填充的第一间隙填充层28。第一间隙填充层28可以是多晶硅层或非晶硅。
参见图4B，将第一间隙填充层28平坦化，直到硬掩模图案24的表面被暴露为止。可以通过化学机械抛光(CMP)工艺来执行第一间隙填充层28的平坦化。随后，执行回蚀工艺。在回蚀工艺之后所获得的第一间隙填充层28被称为第一间隙填充层图案28A。在回蚀工艺之后，第一间隙填充层图案28A形成第一凹陷R1的一部分。在CMP工艺期间，可以对硬掩模图案24之上的内衬氧化物层27进行抛光，这样内衬氧化物层图案27A可以保留为覆盖每个沟槽26的两个侧壁和硬掩模图案24。内衬氧化物层图案27A也覆盖沟槽26的底部。
随后，通过执行湿法刻蚀工艺来使内衬氧化物层图案27A变薄。
参见图4C，在包括第一间隙填充层图案28A的衬底结构上形成由绝缘层形成的内衬氮化物层29。内衬氮化物层29可以是氮化物层，诸如氮化硅层。
参见图4D，刻蚀内衬氮化物层29。结果，形成内衬氮化物层图案29A。随后，通过使用内衬氮化物层图案29A作为刻蚀阻挡层来使第一间隙填充层图案28A凹陷至期望的深度。结果，形成第二凹陷R2。形成第二凹陷R2的一部分的第一间隙填充层图案被称为形成第二凹陷的第一间隙填充层图案28B。
参见图4E，在包括第二凹陷R2的所得衬底结构之上以保形的方式形成用于形成间隔件30的金属氮化物层。随后，通过在金属氮化物层上执行间隔件刻蚀工艺来形成间隔件30。间隔件30被形成在每个本体201的两个侧壁上、即在第二凹陷R2的两个侧壁上。间隔件30可以由氮化钛(TiN)形成。
形成将形成有间隔件30的第二凹陷R2间隙填充的第二间隙填充层31。第二间隙填充层31可以是氧化物层或旋涂式电介质(SOD)层。
参见图4F，将第二间隙填充层31平坦化并回蚀。在平坦化和回蚀工艺后所获得的第二间隙填充层31被称为第二间隙填充层图案31A。
随后，在包括第二间隙填充层图案31A的所得衬底结构之上形成刻蚀阻挡层32。刻蚀阻挡层32可以是未掺杂多晶硅层。
参见图4G，执行倾斜离子注入工艺33。倾斜离子注入工艺33是一种以期望的倾斜角度来离子注入掺杂剂的工艺。掺杂剂被离子注入到刻蚀阻挡层32的一部分内。
以约5°至约30°的范围的期望角度来执行倾斜离子注入工艺33。在此，在注入离子束时由硬掩模图案24形成了阴影。结果，虽然刻蚀阻挡层32的一部分变为被掺杂，但刻蚀阻挡层的其余部分则保持未掺杂。根据一个实例，被离子注入的掺杂剂是P型掺杂剂、诸如硼，用于离子注入硼的掺杂剂源是BF2。结果，与硬掩模图案24的左侧相邻的刻蚀阻挡层32的一部分保持未掺杂。
由于掺杂剂的倾斜离子注入工艺33的缘故，刻蚀阻挡层32的形成在硬掩模图案24之上的一部分和与硬掩模图案24的右侧相邻的一部分被称为掺杂刻蚀阻挡层32A。刻蚀阻挡层32的未被掺杂剂掺杂的其它部分被称为未掺杂刻蚀阻挡层32B。
参见图4H，去除未掺杂刻蚀阻挡层32B。在此，被用作刻蚀阻挡层的多晶硅层根据是否被掺杂了掺杂剂而具有不同的刻蚀速率。具体而言，未被离子注入掺杂剂的未掺杂多晶硅层被快速地湿法刻蚀。因此，使用具有能够对例如未掺杂多晶硅层而不是掺杂多晶硅层进行湿法刻蚀的高选择性的化学药剂，来选择性地刻蚀未掺杂多晶硅层。通过湿法刻蚀工艺或湿法清洗工艺来去除未掺杂刻蚀阻挡层32B。
在去除未掺杂刻蚀阻挡层32B之后，只留下掺杂刻蚀阻挡层32A。
参见图4I，通过湿法刻蚀工艺仅去除间隔件30中的一个。因此，保留了被称为第一间隔件30A的间隔件。
参见图4J，执行清洗工艺以使每个本体201的侧壁的一部分暴露。
清洗工艺可以是湿法清洗工艺。可以使用氟化氢(HF)或缓冲氧化物刻蚀剂(BOE)来执行湿法清洗工艺。利用湿法清洗工艺，去除内衬氧化物层图案27A的一部分，以形成侧壁接触35。在形成侧壁接触35时，第二间隙填充层图案31A也被去除。
如上所述，硬掩模图案24、内衬氧化物层图案27A和内衬氮化物层图案29A一起被称为‘绝缘层’。在此，绝缘层提供使本体201的侧壁的一部分暴露的侧壁接触35。
参见图4K，去除第一间隔件30A和掺杂刻蚀阻挡层32A。在去除掺杂刻蚀阻挡层32A时，形成第二凹陷R2的第一间隙填充层图案28B也被同时去除。
图5A至5E是说明在形成掩埋位线后的半导体器件制造方法的截面图。图5A至5E表示的是通过沿着与图3的页面垂直的图3G中所示的B-B’和C-C’线切割半导体器件所获得的截面图。
参见图5A，形成第一层间电介质层41。将第一层间电介质层41平坦化，直到硬掩模图案24的表面被暴露为止。
参见图5B，形成字线沟槽42。使用光致抗蚀剂层图案(未图示)来形成字线沟槽42。在形成光致抗蚀剂图案后，使用光致抗蚀剂图案作为刻蚀阻挡层将第一层间电介质层41刻蚀到期望的深度。当第一层间电介质层41被刻蚀时，硬掩模图案24和本体201也被刻蚀到期望的深度。作为刻蚀工艺的结果，形成了本体图案201B和柱201A。本体图案201B和柱201A成为有源区。本体图案201B是形成有侧壁结38的部分，且本体图案201B被形成为沿着与掩埋位线39的敷设方向相同的方向延伸的线状。柱201A在本体图案201B之上沿垂直方向延伸。以单元(cell)为基础形成柱201。第一层间电介质层41的剩余厚度R1用作掩埋位线39与垂直字线之间的隔离层。
参见图5C，形成字线导电层44，以将字线沟槽(参见图5B的附图标记‘42’)间隙填充。随后，执行平坦化工艺和回蚀工艺，以便以期望的高度保留字线导电层44，以将每个字线沟槽42的一部分间隙填充。在形成字线导电层44之前形成栅绝缘层43。
参见图5D，通过沉积氮化物层然后在氮化物层上执行回蚀工艺来形成间隔件45。使用被刻蚀以形成间隔件图案的间隔件45来刻蚀字线导电层44。结果，形成了垂直字线44A，每个垂直字线44A与相应的柱201A的侧壁相邻。在此，垂直字线44A也用作垂直栅极。根据本发明的另一个示例性实施例，在形成每个都包围相应的柱201A的环形垂直栅极之后，可以形成耦接垂直栅极的多个垂直字线44A。垂直字线44A被形成在与掩埋位线39相交叉的方向上。
参见图5E，在包括垂直字线44A的所得衬底结构之上形成第二层间电介质层46。
通过执行储存节点接触刻蚀工艺来使每个柱201A的上部暴露。随后，形成储存节点接触插塞(SNC)48。在形成储存节点接触插塞48之前，可通过执行离子注入来形成漏极47。结果，漏极47、侧壁结38和垂直字线44A构成垂直沟道晶体管。垂直字线44A形成位于漏极47与侧壁结38之间的垂直沟道。侧壁结38成为垂直晶体管的源极。
在储存节点接触插塞48之上形成储存节点49。储存节点49可以具有圆筒状。根据本发明的另一个示例性实施例，储存节点49可以具有柱状或凹面状。随后，形成电介质层和顶部电极。
本发明的示例性实施例通过在要形成侧壁结的区域中预先形成扩散阻挡区域并抑制侧壁结的过度扩散，来防止产生浮置体。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。

Claims (17)

1.一种制造半导体器件的方法，包括以下步骤：
形成多个本体，所述多个本体中的每个彼此被沟槽所隔离，且所述多个本体中的每个包括扩散阻挡区域，所述扩散阻挡区域具有暴露于所述沟槽的侧壁，其中所述扩散阻挡区域包括扩散到所述本体的空隙位置中的填隙杂质；
在形成所述扩散阻挡区域之后形成间隙填充所述沟槽的掺杂层，其中所述掺杂层包括能够借助于所述本体的所述空隙位置来扩散的掺杂剂；
将所述掺杂层进行退火来在所述扩散阻挡区域的暴露的所述侧壁处形成侧壁结；以及
形成与所述侧壁结相耦接的导线，以填充所述沟槽，
其中，来自所述掺杂层的所述掺杂剂的扩散被在所述掺杂层的退火中已经占据所述本体的空隙位置的所述填隙杂质抑制。
2.如权利要求1所述的方法，其中，形成多个本体的步骤包括以下步骤：
在衬底上执行离子注入工艺来形成所述扩散阻挡区域；和
将所述衬底刻蚀到比所述扩散阻挡区域低的深度来形成所述沟槽。
3.如权利要求1所述的方法，其中，所述掺杂剂包括磷，而所述填隙杂质包括碳。
4.如权利要求1所述的方法，其中，所述填隙杂质包括碳。
5.如权利要求1所述的方法，其中，所述掺杂层包括掺杂多晶硅层。
6.如权利要求1所述的方法，其中，所述掺杂层包括掺杂了磷的多晶硅层。
7.如权利要求1所述的方法，还包括以下步骤：
在形成所述多个本体之后，形成具有侧壁接触的绝缘层以暴露所述扩散阻挡区域的侧壁。
8.如权利要求1所述的方法，其中，所述多个本体包括硅本体，而所述导线包括金属位线。
9.一种制造半导体器件的方法，包括以下步骤：
在衬底上执行离子注入工艺来形成扩散阻挡层；
将所述衬底刻蚀到比所述扩散阻挡层低的深度来形成多个本体，所述多个本体中的每个彼此被沟槽所隔离，且所述多个本体中的每个包括所述扩散阻挡层的扩散阻挡区域，所述扩散阻挡区域的侧壁暴露于所述沟槽，其中所述扩散阻挡区域包括扩散到所述衬底的空隙位置中的填隙杂质；
形成绝缘层，穿过所述绝缘层形成侧壁接触以暴露出所述扩散阻挡区域的所述侧壁；
在形成所述扩散阻挡区域之后形成间隙填充所述沟槽的掺杂层，其中所述掺杂层包括能够借助于所述衬底的所述空隙位置来扩散的掺杂剂；
将所述掺杂层进行退火来在所述扩散阻挡区域的暴露的所述侧壁处形成侧壁结；以及
形成与所述侧壁结相耦接的掩埋位线，以填充所述沟槽的一部分，
其中，来自所述掺杂层的所述掺杂剂的扩散被在所述掺杂层的退火中已经占据所述衬底的空隙位置的所述填隙杂质抑制。
10.如权利要求9所述的方法，还包括以下步骤：
在形成所述掩埋位线之后，刻蚀每个本体的上部来形成多个柱；以及
形成在与所述掩埋位线交叉的方向上沿所述柱的侧壁延伸的垂直字线。
11.如权利要求9所述的方法，其中，所述填隙杂质包括碳。
12.如权利要求9所述的方法，其中，所述掺杂层包括掺杂多晶硅层。
13.如权利要求9所述的方法，其中，所述掺杂层包括掺杂了磷的多晶硅层。
14.如权利要求9所述的方法，其中，所述多个本体包括硅本体。
15.一种半导体器件，包括：
多个本体，所述多个本体中的每个彼此被沟槽所隔离，且所述多个本体中的每个包括扩散阻挡区域，所述扩散阻挡区域的侧壁暴露于所述沟槽，其中所述扩散阻挡区域包括扩散到所述本体的空隙位置中的填隙杂质；
绝缘层，穿过所述绝缘层形成侧壁接触以暴露出所述扩散阻挡区域的暴露的所述侧壁；
侧壁结，所述侧壁结形成在所述扩散阻挡区域的暴露的所述侧壁处，其中所述侧壁结包括能够借助于所述本体的所述空隙位置来扩散的掺杂剂；
掩埋位线，所述掩埋位线与所述侧壁结相耦接并填充所述沟槽的一部分；
多个柱，所述多个柱分别形成在所述多个本体之上；以及
垂直字线，所述垂直字线在与所述掩埋位线交叉的方向上沿所述柱中的每个的侧壁延伸，
其中，所述侧壁结的所述掺杂剂的扩散被已经占据所述本体的空隙位置的所述填隙杂质抑制。
16.如权利要求15所述的半导体器件，其中，所述填隙杂质是碳。
17.如权利要求15所述的半导体器件，其中，所述侧壁结的所述掺杂剂是磷。
CN201110038958.6A 2010-07-07 2011-02-16 具有侧结的半导体器件及其制造方法 Active CN102315162B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100065264A KR101062889B1 (ko) 2010-07-07 2010-07-07 측벽접합을 구비한 반도체장치 및 그 제조 방법
KR10-2010-0065264 2010-07-07

Publications (2)

Publication Number Publication Date
CN102315162A CN102315162A (zh) 2012-01-11
CN102315162B true CN102315162B (zh) 2015-04-29

Family

ID=44957020

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110038958.6A Active CN102315162B (zh) 2010-07-07 2011-02-16 具有侧结的半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US8354342B2 (zh)
KR (1) KR101062889B1 (zh)
CN (1) CN102315162B (zh)
TW (1) TWI524468B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120063820A (ko) * 2010-12-08 2012-06-18 에스케이하이닉스 주식회사 반도체장치의 측벽콘택 형성 방법
KR20120063756A (ko) * 2010-12-08 2012-06-18 에스케이하이닉스 주식회사 측벽콘택을 구비한 반도체장치 제조 방법
KR101202690B1 (ko) * 2010-12-09 2012-11-19 에스케이하이닉스 주식회사 반도체장치의 측벽콘택 형성 방법
KR101213931B1 (ko) * 2010-12-14 2012-12-18 에스케이하이닉스 주식회사 수직형 반도체 소자 및 그 제조 방법
KR101185994B1 (ko) * 2011-02-15 2012-09-25 에스케이하이닉스 주식회사 수직형 트랜지스터의 원사이드 컨택영역 오픈 방법 및 이를 이용한 원사이드 접합영역 형성방법
KR20120097663A (ko) * 2011-02-25 2012-09-05 에스케이하이닉스 주식회사 반도체 장치의 매립 비트라인 제조 방법
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR20130047410A (ko) * 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US8901631B2 (en) * 2013-03-11 2014-12-02 Nanya Technology Corporation Vertical transistor in semiconductor device and method for fabricating the same
US9166001B2 (en) 2014-02-11 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Vertical structure and method of forming semiconductor device
US9793407B2 (en) * 2015-12-15 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor
KR102563924B1 (ko) * 2016-08-05 2023-08-04 삼성전자 주식회사 수직형 메모리 소자
CN110391299B (zh) * 2018-04-23 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10580888B1 (en) * 2018-08-08 2020-03-03 Infineon Technologies Austria Ag Oxygen inserted Si-layers for reduced contact implant outdiffusion in vertical power devices
US11164791B2 (en) 2019-02-25 2021-11-02 International Business Machines Corporation Contact formation for stacked vertical transport field-effect transistors
US11069679B2 (en) 2019-04-26 2021-07-20 International Business Machines Corporation Reducing gate resistance in stacked vertical transport field effect transistors
EP3761371A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor transistor device and method of manufacturing the same
US11018138B2 (en) 2019-10-25 2021-05-25 Applied Materials, Inc. Methods for forming dynamic random-access devices by implanting a drain through a spacer opening at the bottom of angled structures
CN114068545B (zh) * 2020-08-05 2024-09-20 长鑫存储技术有限公司 半导体结构及其制作方法
CN113035868B (zh) * 2021-02-25 2022-05-31 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
US11848360B2 (en) * 2021-06-17 2023-12-19 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20220415670A1 (en) * 2021-06-28 2022-12-29 Sj Semiconductor(Jiangyin) Corporation Adapter board for packaging and method manufacturing the same, and semiconductor packaging structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19911149C1 (de) 1999-03-12 2000-05-18 Siemens Ag Integrierte Schaltungsanordnung, die eine in einem Substrat vergrabene leitende Struktur umfaßt, die mit einem Gebiet des Substrats elektrisch verbunden ist, und Verfahren zu deren Herstellung
US6593612B2 (en) 2000-12-05 2003-07-15 Infineon Technologies Ag Structure and method for forming a body contact for vertical transistor cells
US6621112B2 (en) 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
US6605504B1 (en) 2002-06-28 2003-08-12 Infineon Technologies Ag Method of manufacturing circuit with buried strap including a liner
US7965540B2 (en) * 2008-03-26 2011-06-21 International Business Machines Corporation Structure and method for improving storage latch susceptibility to single event upsets

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法

Also Published As

Publication number Publication date
TWI524468B (zh) 2016-03-01
US8354342B2 (en) 2013-01-15
TW201203457A (en) 2012-01-16
US20120007258A1 (en) 2012-01-12
KR101062889B1 (ko) 2011-09-07
CN102315162A (zh) 2012-01-11
US20130134508A1 (en) 2013-05-30

Similar Documents

Publication Publication Date Title
CN102315162B (zh) 具有侧结的半导体器件及其制造方法
KR101096164B1 (ko) 이중 트렌치 공정을 이용한 반도체장치의 측벽콘택 제조 방법
US9153654B2 (en) Semiconductor device with buried bit line and method for fabricating the same
CN101621074B (zh) 半导体器件及其制造方法
CN102082117B (zh) 通过自对准镶嵌工艺在半导体器件中形成侧接触的方法
US8546218B2 (en) Method for fabricating semiconductor device with buried word line
KR101116357B1 (ko) 반도체장치의 수직셀의 접합 형성 방법
US20130011987A1 (en) Method for fabricating semiconductor device with vertical gate
TWI459475B (zh) 製造半導體裝置之方法
TWI514514B (zh) 具有側接面之半導體裝置的製造方法
US20130210225A1 (en) Method for fabricating semiconductor device
US20120135605A1 (en) Method for forming side-contact region in semiconductor device
JP2012059781A (ja) 半導体装置及びその製造方法
KR20130023767A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
JP2011103436A (ja) 半導体素子及びその製造方法
KR101060767B1 (ko) 반도체장치의 접합 형성 방법
KR20230140269A (ko) 반도체 메모리 소자
KR20130022337A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
KR20110125738A (ko) 반도체장치의 수직셀의 접합 형성 방법
KR20120045407A (ko) 측벽접합을 구비한 반도체장치 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant