[go: up one dir, main page]

CN101536166B - 形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路 - Google Patents

形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路 Download PDF

Info

Publication number
CN101536166B
CN101536166B CN2007800420203A CN200780042020A CN101536166B CN 101536166 B CN101536166 B CN 101536166B CN 2007800420203 A CN2007800420203 A CN 2007800420203A CN 200780042020 A CN200780042020 A CN 200780042020A CN 101536166 B CN101536166 B CN 101536166B
Authority
CN
China
Prior art keywords
channel
length
fin
along
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007800420203A
Other languages
English (en)
Other versions
CN101536166A (zh
Inventor
保罗·格里沙姆
戈登·A·哈勒
山·D·唐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101536166A publication Critical patent/CN101536166A/zh
Application granted granted Critical
Publication of CN101536166B publication Critical patent/CN101536166B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0245—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] by further thinning the channel after patterning the channel, e.g. using sacrificial oxidation on fins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H10D30/6213—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections having rounded corners

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明揭示一种形成场效应晶体管的方法，其包含在半导体衬底内且在半导体材料沟道区域的相对侧上沿所述沟道区域的长度形成沟槽隔离材料。所述沟槽隔离材料经形成而包括相对的绝缘突出部，所述绝缘突出部沿所述沟道长度部分地在所述沟道区域下方朝向彼此延伸且其中半导体材料被接纳于所述突出部上方。沿所述沟道长度蚀刻所述沟槽隔离材料以暴露所述半导体材料的相对侧。沿所述沟道长度蚀刻所述半导体材料的暴露的相对侧以形成相对于所述突出部向上突出的沟道鳍。在所述鳍的顶部及相对侧上方沿所述沟道长度形成栅极。揭示其它方法及结构。

Description

形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路
技术领域
本文所揭示的实施例涉及形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的DRAM电路。
背景技术
场效应晶体管是通常用于集成电路制作中的装置。按照惯例，此类装置包括其间具有半导电沟道区域的一对导电源极/漏极区域。导电栅极接近所述沟道区域被操作地接纳，且通过介电材料而与其分离。将适合电压施加到所述栅极致使电流经由所述沟道区域从所述源极/漏极区域中的一者流向另一者，因此所述沟道区域取决于到所述栅极的电压施加而作为开关来操作。
集成电路制作技术继续努力以制成更小且更密的电路，当然，在此工艺中个别装置的对应尺寸也在缩减。随着场效应晶体管的尺寸变小且源极/漏极区域之间的沟道的长度缩短，已开发出复杂的沟道轮廓来实现所需的“接通”阈值电压且减轻不合需要的短沟道效应。用于所述沟道区域的此类轮廓可包含从多个侧选通沟道区域。一个实例性此类装置是FinFET。此类结构构建于绝缘体上半导体衬底上，在所述衬底中将半导体材料(通常为硅)蚀刻到晶体管的“鳍”状沟道本体中，其中导电栅极向上包绕在所述“鳍”上方。
除绝缘体上半导体处理以外，还已在体半导体处理中提出“鳍”状沟道本体。蚀刻半导体材料以产生典型的垂直延伸的沟道鳍可邻近所述鳍的基底形成半导体材料的肩区。此类区可导致不合需要的寄生电容，因为导电栅极也通常被接纳于这些肩半导体材料区上方。
发明内容
附图说明
下文参照以下附图描述本发明的优选实施例。
图1是根据本发明实施例在处理开始时且沿图2中的线1-1截取的衬底片段的示意截面图。
图2是图1衬底片段的示意俯视平面图。
图3是继图1所示的处理步骤之后的处理步骤处且沿图4中的线3-3截取的图1衬底片段的视图。
图4是图3衬底片段的示意俯视平面图。
图5是继图3所示的处理步骤之后的处理步骤处的图3衬底片断的视图。
图6是继图5所示的处理步骤之后的处理步骤处的图5衬底片断的视图。
图7是继图6所示的处理步骤之后的处理步骤处的图6衬底片断的视图。
图8是继图7所示的处理步骤之后的处理步骤处的图7衬底片断的视图。
图9是继图8所示的处理步骤之后的处理步骤处的图8衬底片断的视图。
图10是继图9所示的处理步骤之后的处理步骤处且沿图11中的线10-10截取的图9衬底片断的视图。
图11是图10衬底片段的示意俯视平面图。
图12是继图10所示的处理步骤之后的处理步骤处的图10衬底片断的视图。
图13是继图12所示的处理步骤之后的处理步骤处的图12衬底片断的视图。
图14是继图13所示的处理步骤之后的处理步骤处的图13衬底片断的视图。
图15是继图14所示的处理步骤之后的处理步骤处且沿图16中的线15-15截取的图14衬底片断的视图。
图16是图15衬底片段的示意俯视平面图。
图17是继图15所示的处理步骤之后的处理步骤处且沿图18中的线17-17截取的图15衬底片断的视图。
图18是图17衬底片段的示意俯视平面图。
图19是另一实施例衬底片段的示意截面图。
图20是继图19所示的处理步骤之后的处理步骤处的图19衬底片断的视图。
图21是又一实施例衬底片段的示意截面图。
图22是继图21所示的处理步骤之后的处理步骤处的图21衬底片断的视图。
图24是继图22所示的处理步骤之后的处理步骤处的图22衬底片断的视图。
图24是DRAM电路的示意性表示。
具体实施方式
结合图1-24来描述本发明的实例性实施例。首先参照图1及2，一般用参考编号10来指示半导体衬底。在本文献的上下文中，术语“半导体衬底”或“半导电衬底”被定义为意指包括半导体材料的任何构造，所述半导体材料包含但不限于例如半导电晶片(单独或在其上包括其它材料的组合件中)及半导体材料层(单独或在包括其它材料的组合件中)的体半导体材料。术语“衬底”指代任何支撑结构，包含但不限于上文所述的半导电衬底。将衬底10描绘为包括体半导体衬底材料12，举例来说，单晶硅。当然，衬底12可包括不同的衬底，举例来说，包含绝缘体上半导体衬底及现存或尚待开发的其它衬底。
已在衬底材料12上方形成及图案化场沟槽隔离掩膜15。在所描绘的实施例中，场沟槽隔离掩膜15包括垫氧化物层14，所述垫氧化物层上方形成有包括氮化硅的层13。场沟槽隔离掩膜15的层14及13下方的许多材料将构成有源区，而掩膜15的许多暴露的区域将构成沟槽隔离物。
参照图3及4，已在半导体衬底10内将一对沟槽16蚀刻到半导体材料12中。沟槽16的实例性蚀刻深度是从800到1,000埃。出于继续论述的目的，可将半导体材料12视为包括半导体材料沟道区域18，所述沟道区域包括沿沟道区域18的长度“L”延伸的相对侧20及22。因此，沿沟道长度L在半导体材料沟道区域18的相对侧20、22上形成沟槽16。当然，衬底10将通常包括更多的经掩蔽区域15，且将可能在衬底10上方蚀刻一系列此类沟槽16。用以产生图3及4构造的实例性干各向异性蚀刻化学品包含HBr及Cl2的组合。
参照图5，已用一种或一种以上适合掩蔽材料24给沟槽16加衬且随后已各向异性地蚀刻所述材料以暴露衬底材料12的半导体材料基底26。实例性材料24是通过化学气相沉积及/或通过等离子或其它氮化半导体材料12而形成的氮化硅。材料24的实例性横向厚度是从60埃到90埃。因此，其仅提供可将沟槽16形成为具有经加衬的侧壁及暴露的半导体材料基底26的一个实例性方式。
参照图6，已大致各向同性地蚀刻穿透半导体材料基底26(未显示)以有效地形成每一沟槽16的球形下部分27。球形下部分27中的每一者包括相对于以上所提及的经加衬的沟槽侧壁横向向外延伸的突出部28、29。每一球形下部分27的一个突出部与另一球形下部分的突出部相对且朝向其延伸，其中已用编号28标明的突出部被显示为构成此类实例性相对突出部。出于继续论述的目的，可将球形下部分27视为包括相应底面30。在半导体材料12包括单晶硅的地方，用以产生所描绘的球形下部分的实例性各向同性蚀刻化学品包含使用HBr及NF3的干蚀刻化学品。超出图3蚀刻所示深度的对沟槽16的实例性添加深度是从800到1,000埃。
参照图7，已实施大致各向异性地蚀刻穿透球形下部分27的底面30以使沟槽16对在半导体衬底10内延伸得更深。此类沟槽的所描绘下茎部分的实例性添加深度是从500到1,000埃。最期望地，将蚀刻化学品及参数原地切换回到各向异性。
参照图8，已用一种或一种以上适合材料32给沟槽16加衬，举例来说，一个或一个以上二氧化硅及/或氮化硅层。可通过对所描绘沟槽的侧壁的化学气相沉积及/或热/等离子氮化及/或氧化中的一者或两者来沉积所述材料。层32的实例性厚度是从50到150埃。
参照图9，已沉积一种或一种以上绝缘材料34以用绝缘材料有效地填充沟槽16的剩余体积。还将材料34描绘为至少被平坦化到氮化硅层13的外部分。替代地且仅举例来说，可在沉积绝缘材料34之前从所述衬底移除沟槽隔离掩蔽层13(及此外或许层14)。无论如何，实例性材料34是经高等离子密度沉积的二氧化硅。
此仅提供在半导体衬底12内且沿半导体材料沟道区域18的长度L在所述沟道区域的相对侧20、22上形成沟槽隔离材料34的一种实例性方法。可将沟槽隔离材料34/32视为包括沿沟道长度L朝向彼此延伸的相对绝缘突出部36及绝缘突出部38。在一个实施例中，衬底10的半导体材料12被接纳于绝缘突出部36的上方/顶部，如图所示。在一个实施例中，绝缘突出部36部分地被接纳于沟道区域18下方，如图所示。
如上所提及，可在形成沟槽隔离材料34之前或之后从所述衬底移除沟槽隔离掩蔽材料13。无论如何，优选地，此时将对衬底10进行图案化以在保护结构的单元接触、位接触及场沟槽隔离区域的同时实现鳍沟道特征的最终所需形成。此可以任何数量的方式来实现，其中图10及11仅图解说明此掩蔽及图案化的一个实施例。图10及11描绘材料13及14已被移除且绝缘材料34已被回蚀。已首先沉积及图案化一种或一种以上掩蔽材料40以用于制作鳍沟道区域。在沟道区域18上方图案化的材料40将不必经图案化来符合沟道区域18的外形(未显示)。此外，材料40可经图案化以基本上覆盖(未显示)图10横截面中沟槽隔离材料34/32之间的所有半导体材料。替代地且仅举例来说，且随后将结合另一实施例来描述，可向外暴露且借此不由材料40掩蔽图10横截面中沟槽隔离材料34之间的所有此半导体材料。实例性优选材料40是沉积为从600到1,200埃的实例性厚度范围的氮化硅。
参照图12，已沿沟道长度L蚀刻沟槽隔离材料34以暴露半导体材料12的相对侧41。此蚀刻可以是各向同性、各向异性或各向异性及各向同性蚀刻步骤中的一者或一者以上的组合。在沟槽隔离材料34包括经高密度等离子沉积的二氧化硅的地方，实例性各向异性干蚀刻化学品包括C4F6、C4F8、O2、He及Ar的组合，而实例性各向同性湿蚀刻化学品包括经缓冲的水性HF溶液。在衬里24保持来自实例性优选图5处理且其中衬里24包括氮化硅的地方，也对其进行蚀刻(如图所示)，且用以暴露半导体材料侧壁41的实例性氮化硅蚀刻化学品包括CH2F2及O2的组合。
图12图解说明至少在立面上被实施到相对绝缘突出部36的蚀刻沟槽隔离材料34，所述蚀刻是优选的。图13图解说明以干、大致各向异性方式将图12蚀刻继续到作为沟槽隔离材料34中的实例，所述沟槽隔离材料横向邻近相对绝缘突出部36的沟槽绝缘材料34/32。在一个实施例中且如图所示，将对沟槽隔离材料34/32的此蚀刻描绘为未到相对绝缘突出部36内的任何绝缘材料34/32中，虽然当然涵盖其它实施例，举例来说，如下文将描述。此外，在一个实施例中且如图13中所描绘，可将相对绝缘突出部36视为具有某一立面厚度“T”、具有立面中点“M”且具有底面“F”。如图13中所示，蚀刻沟槽隔离材料34已至少到立面厚度T的中点M且恰好在所述中点处。然而，并不期望将蚀刻沟槽隔离物34及32一直实施到底面F。
参照图14，已沿沟道长度L蚀刻半导体材料12的暴露的相对侧41(由于其被移除而未显示)以形成沟道鳍45。在所描绘的实例性图14实施例中，沟道鳍45优选地相对于相对绝缘突出部36向上突出。出于继续论述的目的，可将半导体材料12视为沿沟道长度L具有顶部46，其中在蚀刻半导体材料12的暴露的相对侧以形成沟道鳍45期间掩蔽此顶部46，且其中仅举例来说从材料40发生此掩蔽。下文描述实例性在用以形成沟道鳍45的半导体材料蚀刻期间未掩蔽顶部46的另一实施例。无论如何，可期望地以大致各向异性方式来实施蚀刻半导体材料12以形成突出沟道鳍45，其中用以产生为图14构造的蚀刻化学品的实例包括以CF4及He的组合开始且以HBr完成。
参照图15及16，其显示已移除掩蔽材料40的后续处理的实例。显示包括已制作或将被制作且与鳍沟道区域45连接的晶体管源极/漏极区域的外形48。
参照图17及18，已在鳍沟道区域45的顶部及相对侧20、22上方沿沟道长度L形成栅极52。将栅极52描绘为通过形成栅极介电层54、之后是沉积一个或一个以上导电层56(包含一个或一个以上经导电掺杂的半导体层)及将至少导电材料56图案化为线状配置52而形成，举例来说，如图18中所示。源极/漏极掺杂及/或构造可随后被最终形成或可能在形成源极/漏极48之前已基本上完成。举例来说，图18描绘已制作的两个晶体管51及53且所述两个晶体管(举例来说)共享所描绘的栅极线52之间的源极/漏极区域48。
上述实施例已在蚀刻所述半导体材料的暴露的相对侧以形成所述沟道鳍期间掩蔽所述半导体材料的顶部。仅举例来说，图19及20中显示关于衬底片段10a的另一实施例。在适当的地方已利用来自第一个描述的实施例的相似编号，而差别之处用后缀“a”来指示。图19类似于图13的衬底描绘；然而，其中已从将成为鳍沟道区域的材料移除图13的掩蔽材料40/并未在其上方提供图13的掩蔽材料40。此外，已在相对绝缘突出部36上面提供更大量的半导体材料12。
参照图20，已沿沟道长度L蚀刻半导体材料12的暴露的相对侧以形成向上突出的沟道鳍45a。因此在所描绘的图19及20实例中，在蚀刻半导体材料12的暴露的相对侧以形成所述沟道鳍期间未沿沟道长度L掩蔽材料12的顶部，且期望蚀刻此顶部发生在蚀刻暴露的相对侧以形成所述沟道鳍期间。可实施各向同性与各向异性蚀刻的组合来替代上文。无论如何，可随后制作类似于图17及18中所示的栅极(未显示)。
图21-图23中显示关于衬底片段10b的另一实施例。在适当的地方已利用来自第一个描述的实施例的相似编号，而差别之处用后缀来“b”指示。图21基本上描绘继图12的第一实施例衬底所示的处理之后或是图12的第一实施例衬底所示的处理的继续的处理。图13描绘以未到相对绝缘突出部36内的任何绝缘材料中的方式蚀刻沟槽隔离材料34。然而，蚀刻当然也可与以上所识别的衬底10及10a实施例结合而发生到绝缘突出部36中。仅举例来说，图21描绘其中从相对绝缘突出部36蚀刻沟槽隔离材料34/32中的至少一些材料以形成突出部36b及38b的实施例。图21图解说明大致各向同性地蚀刻沟槽隔离材料34/32且在突出部36内到立面中点M。用以移除材料34的实例性各向同性蚀刻化学品包含水性经缓冲的HF溶液。用以移除材料24及32(其中所述材料包括氮化硅)的各向同性蚀刻化学品包含CH2F2及O2的组合。
图22描绘沿沟道长度L对半导体材料12的暴露的相对侧的后续蚀刻以形成向上突出的沟道鳍45b。图23描绘用于制作栅极52b(包含导电材料56b及栅极电介质54b)的后续处理。
上述衬底10及10a提供相对突出部36中的每一者内的绝缘材料34/32至少部分地被接纳于向上突出的鳍45下方的实施例。此外，衬底10及10a实施例描绘具有沿沟道的长度延伸的绝缘突出部内表面95(图17及20)的衬底，所述内表面相对于横向于所述沟道长度的鳍厚度而凸状弯曲。图22实施例描绘一个实例性场效应晶体管，其中已完成的构造中的相对突出部36b中的每一者内的绝缘材料34/32未被接纳于向上突出的沟道鳍45b下方。
特别期望其中从相对绝缘突出部蚀刻所述沟槽隔离材料中的一些材料发生在蚀刻所述半导体材料的暴露的相对侧以形成所述沟道鳍之前的上述处理。本发明的实施例还涵盖与蚀刻所述半导体材料的暴露的相对侧以形成所述沟道鳍相称地实施从所述相对绝缘突出部蚀刻所述沟槽隔离材料中的至少一些蚀刻。仅举例来说，可利用单一大致各向异性的蚀刻化学品从图10的描绘直接进行到产生图22的构造。
当然，本发明的某些实施例包括通过上述方法形成一个或一个以上场效应晶体管的方法。本发明的某些实施例还涵盖独立于制作方法的多个场效应晶体管。仅举例来说，一个实施例涵盖多个场效应晶体管，其中每个此类晶体管中包括半导体衬底，所述半导体衬底包括其间接纳有鳍沟道区域的一对源极/漏极区域。所述鳍沟道区域包括在所述对源极/漏极区域之间延伸的沟道长度、沿所述沟道区域的长度延伸的相对沟道侧及沿所述沟道区域的长度延伸的顶部。所述鳍沟道区域具有横向于所述沟道长度的最大厚度。
栅极沿所述沟道长度被接纳于鳍沟道顶部及沟道侧上方。绝缘材料被直接接纳于沿所述沟道长度延伸的鳍沟道区域下方且仅部分地跨越横向于所述沟道长度的鳍沟道最大厚度延伸。所述绝缘材料包含相对部分，所述相对部分沿所述沟道长度在所述鳍沟道区域下方相对于所述鳍沟道最大厚度朝向彼此向内突出。仅举例来说，结合上文图17、18及20所例示的实施例显示此类场效应晶体管的个体。所需的构造及配置的尺寸及材料也可如上文所述。
本发明的实施例包括多个场效应晶体管，其中每个此类晶体管中包括体半导体衬底，所述体半导体衬底包括其间接纳有鳍沟道区域的一对源极/漏极区域。所述鳍沟道区域包括在所述对源极/漏极区域之间延伸的沟道长度、沿所述沟道区域的长度延伸的相对沟道侧及沿所述沟道区域的长度延伸的顶部。
栅极沿所述沟道长度被接纳于鳍沟道顶部及沟道侧上方。沟槽隔离物在立面上低于所述鳍沟道区域地被接纳于所述体半导体衬底内且沿所述沟道长度的相对沟道侧延伸。在横截面上横向于所述沟道长度的沟槽隔离物包括下沟槽茎及从所述下沟槽茎横向朝向且在立面上低于所述鳍沟道地延伸的若干横向突出部。上文实施例中的每一者均描绘这一实例性个别场效应晶体管沟道区域，其中可将所蚀刻的沟槽在球形部分下面的下部分视为具有突出部36/36b所包括的上横向突出部的下沟槽茎。
本发明的实施例还包括DRAM电路，所述DRAM电路包括多个存储器单元。所述多个存储器单元中的每一个存储器单元包括：场效应晶体管，其具有一对源极/漏极区域；电容器，其与所述源极/漏极区域中的一者连接；及位线触点，其与所述源极/漏极区域中的另一者连接。举例来说，图24描绘包括晶体管53(即，图18的晶体管53)的实例性此类DRAM存储器单元75。电容器70与源极/漏极区域48中的一者连接且位线触点80与源极/漏极区域48中的另一者连接。举例来说，位线触点80将借助位线与晶体管73的所描绘栅极线52之间的图18中所示的源极/漏极区域48连接，且图18中的晶体管53的下部描绘的源极/漏极区域48将与适当的电容器70连接。

Claims (26)

1.一种形成场效应晶体管的方法，其包括：
在半导体衬底内且在半导体材料沟道区域的相对侧上沿所述沟道区域的长度形成沟槽隔离材料，所述沟槽隔离材料经形成而包括上侧壁与位于所述上侧壁下方的相对的绝缘突出部，所述绝缘突出部相对于所述上侧壁横向朝向彼此延伸并沿所述沟道长度部分地在立面上在所述沟道区域下方且其中半导体材料在立面上被接纳于所述突出部上方；
沿所述沟道长度蚀刻所述沟槽隔离材料以暴露所述半导体材料的相对侧；
沿所述沟道长度蚀刻所述半导体材料的所述暴露的相对侧以形成相对于所述突出部向上突出的沟道鳍；及
在所述鳍的顶部及相对侧上方沿所述沟道长度形成栅极。
2.如权利要求1所述的方法，其中形成所述沟槽隔离材料包括形成沿所述沟道的所述长度延伸的绝缘突出部内表面，所述内表面相对于横向于所述沟道长度的鳍厚度而凸状弯曲。
3.如权利要求1所述的方法，其中沿所述沟道长度的所述半导体材料具有顶部，在所述蚀刻所述半导体材料的所述暴露的相对侧以形成所述沟道鳍期间掩蔽所述顶部。
4.如权利要求1所述的方法，其中至少在立面上实施所述蚀刻所述沟槽隔离材料到所述相对绝缘突出部。
5.如权利要求4所述的方法，其中所述蚀刻所述沟槽隔离材料是到横向向内邻近所述相对绝缘突出部的绝缘材料的绝缘材料中。
6.如权利要求4所述的方法，其中所述蚀刻所述沟槽隔离材料是大致各向异性的且到横向向内邻近所述相对绝缘突出部的绝缘材料的绝缘材料中。
7.如权利要求4所述的方法，其中所述蚀刻所述沟槽隔离材料是到所述相对绝缘突出部内的绝缘材料中。
8.如权利要求4所述的方法，其中所述蚀刻所述沟槽隔离材料未到所述相对绝缘突出部内的任何绝缘材料中。
9.如权利要求4所述的方法，其包括将所述相对绝缘突出部形成为具有立面厚度，所述蚀刻所述沟槽隔离物至少到所述立面厚度的中点。
10.如权利要求9所述的方法，其中将所述相对绝缘突出部形成为具有底面，所述蚀刻所述沟槽隔离物未到所述底面。
11.一种形成场效应晶体管的方法，其包括：
在半导体衬底内且在半导体材料沟道区域的相对侧上沿所述沟道区域的长度形成沟槽隔离材料，所述沟槽隔离材料经形成而包括相对的绝缘突出部，所述绝缘突出部沿所述沟道长度部分地在所述沟道区域下方朝向彼此延伸且其中半导体材料被接纳于所述突出部上方；
沿所述沟道长度蚀刻所述沟槽隔离材料以暴露所述半导体材料的相对侧；
沿所述沟道长度蚀刻所述半导体材料的所述暴露的相对侧以形成相对于所述突出部向上突出的沟道鳍，沿所述沟道长度的所述半导体材料具有顶部，在所述蚀刻所述半导体材料的所述暴露的相对侧以形成所述沟道鳍期间不掩蔽所述顶部，且所述方法进一步包括在所述蚀刻所述半导体材料的所述暴露的相对侧以形成所述沟道鳍期间蚀刻所述顶部；及
在所述鳍的顶部及相对侧上方沿所述沟道长度形成栅极。
12.一种形成场效应晶体管的方法，其包括：
在半导体衬底内且在半导体材料沟道区域的相对侧上沿所述沟道区域的长度形成沟槽隔离材料，所述沟槽隔离材料经形成而包括上侧壁及位于所述上侧壁下方的相对的绝缘突出部，所述绝缘突出部相对于所述上侧壁横向地沿所述沟道长度朝向彼此延伸且其中半导体材料在立面上被接纳于所述突出部上方；
沿所述沟道长度蚀刻所述沟槽隔离材料以暴露所述半导体材料的相对侧且从所述相对绝缘突出部蚀刻所述沟槽隔离材料中的一些材料；
沿所述沟道长度蚀刻所述半导体材料的所述暴露的相对侧以形成沟道鳍；及
在所述鳍的顶部及相对侧上方沿所述沟道长度形成栅极。
13.如权利要求12所述的方法，其中所述半导体衬底包括体单晶硅。
14.如权利要求12所述的方法，其中所述半导体衬底包括绝缘体上半导体衬底。
15.如权利要求12所述的方法，其中所述从所述相对绝缘突出部蚀刻所述沟槽隔离材料中的一些材料发生在蚀刻所述半导体材料的所述暴露的相对侧以形成所述沟道鳍之前。
16.如权利要求12所述的方法，其中所述从所述相对绝缘突出部蚀刻所述沟槽隔离材料的至少一些蚀刻与所述蚀刻所述半导体材料的所述暴露的相对侧以形成所述沟道鳍相称地发生。
17.如权利要求12所述的方法，其中所述从所述相对绝缘突出部蚀刻所述沟槽隔离材料中的一些材料对所述沟槽隔离材料是大致各向同性的。
18.一种形成场效应晶体管的方法，其包括：
在半导体衬底内在半导体材料沟道区域的相对侧上沿所述沟道区域的长度蚀刻一对沟槽，所述沟槽包括经加衬的侧壁及暴露的半导体材料基底；
实质上各向同性地蚀刻所述半导体材料基底以有效地形成每一沟槽的球形下部分，所述球形下部分中的每一者包括相对于所述经加衬的侧壁横向向外延伸的突出部，每一球形下部分的突出部与另一球形下部分的突出部相对且朝向其延伸；
实质上各向异性地蚀刻穿透所述球形下部分的底面以使所述对沟槽在所述半导体衬底内延伸得更深；
在使所述对沟槽延伸之后，用绝缘材料填充所述沟槽的剩余体积；
在所述填充之后，沿所述沟道长度蚀刻所述绝缘材料以暴露所述半导体材料的相对侧；
沿所述沟道长度蚀刻所述半导体材料的所述暴露的相对侧以形成向上突出的沟道鳍；及
在所述鳍的顶部及相对侧上方沿所述沟道长度形成栅极。
19.如权利要求18所述的方法，其包括将所述相对突出部的每一者内的所述绝缘材料提供成至少部分地被接纳于所述向上突出的沟道鳍下方。
20.如权利要求18所述的方法，其包括将所述相对突出部的每一者内的所述绝缘材料均不提供成被接纳于所述向上突出的沟道鳍下方。
21.多个场效应晶体管，其中所述多个场效应晶体管中的每一个场效应晶体管包括：
半导体衬底，其包括其间接纳有鳍沟道区域的一对源极/漏极区域；所述鳍沟道区域包括在所述对源极/漏极区域之间延伸的沟道长度、沿所述沟道区域的所述长度延伸的相对沟道侧及沿所述沟道区域的所述长度延伸的顶部；所述鳍沟道区域具有横向于所述沟道长度的最大厚度；
栅极，其沿所述沟道长度被接纳于所述鳍沟道顶部及所述鳍沟道侧上方；及
绝缘材料，其被直接接纳于所述鳍沟道区域下方及所述栅极下方，该位于所述鳍沟道区域下方及所述栅极下方的绝缘材料沿所述沟道的整个长度延伸且仅部分地跨越横向于所述沟道的整个长度的所述鳍沟道最大厚度延伸，该位于所述鳍沟道区域下方及所述栅极下方的绝缘材料包含在所述鳍沟道区域下方相对于所述鳍沟道区域最大厚度沿所述沟道的整个长度及在所述栅极下方沿所述沟道的整个长度朝向彼此向内突出的相对部分。
22.如权利要求21所述的多个场效应晶体管，其中所述的朝内的突出部分分别包含直接位于所述鳍沟道区域下方的朝内突出的凸面。
23.如权利要求21所述的多个场效应晶体管，其中所述的朝内的突出部分分别包含自直接位于所述鳍沟道区域下方连续延伸向平行于一横向于所述沟道长度的线。
24.多个场效应晶体管，其中所述多个场效应晶体管的每一个场效应晶体管包括：
体半导体衬底，其包括其间接纳有鳍沟道区域的一对源极/漏极区域；所述鳍沟道区域包括在所述对源极/漏极区域之间延伸的沟道长度、沿所述沟道区域的所述长度延伸的相对沟道侧及沿所述沟道区域的所述长度延伸的顶部；
栅极，其沿所述沟道长度被接纳于所述鳍沟道顶部及所述鳍沟道侧上方；及
沟槽隔离物，其在立面上低于所述鳍沟道区域并位于所述栅极下方地被接纳于所述体半导体衬底内；且所述沟槽隔离物沿所述沟道的整个长度沿所述相对沟道侧延伸，在横截面上横向于所述沟道长度的所述沟槽隔离物包括下沟槽茎及上横向突出部，所述上横向突出部从所述下沟槽茎横向朝向且在立面上低于所述鳍沟道及所述栅极延伸。
25.一种包括多个存储器单元的DRAM电路，其中所述多个存储器单元中的每一个存储器单元包括：场效应晶体管，其具有一对源极/漏极区域；电容器，其与所述源极/漏极区域中的一者连接；及位线触点，其与所述源极/漏极区域中的另一者连接，所述场效应晶体管包括：
半导体衬底，其包括所述对源极/漏极区域且具有接纳于所述对源极/漏极区域之间的鳍沟道区域；所述鳍沟道区域包括在所述对源极/漏极区域之间延伸的沟道长度、沿所述沟道区域的所述长度延伸的相对沟道侧及沿所述沟道区域的所述长度延伸的顶部；所述鳍沟道区域具有横向于所述沟道长度的最大厚度；
栅极，其沿所述沟道长度被接纳于所述鳍沟道顶部及所述鳍沟道侧上方；及
绝缘材料，其被直接接纳于所述鳍沟道区域下方及所述栅极下方，该位于所述鳍沟道区域下方及所述栅极下方的绝缘材料沿所述沟道的整个长度延伸且仅部分地跨越横向于所述沟道的整个长度的所述鳍沟道最大厚度延伸，该位于所述鳍沟道区域下方及所述栅极下方的绝缘材料包含在所述鳍沟道区域下方相对于所述鳍沟道区域最大厚度沿所述沟道的整个长度及在所述栅极下方沿所述沟道的整个长度朝向彼此向内突出的相对部分。
26.一种包括多个存储器单元的DRAM电路，其中所述多个存储器单元中的每一个存储器单元包括：场效应晶体管，其具有一对源极/漏极区域；电容器，其与所述源极/漏极区域中的一者连接；及位线触点，其与所述源极/漏极区域中的另一者连接，所述场效应晶体管包括：
体半导体衬底，其包括所述对源极/漏极区域且具有接纳于所述源极/漏极区域之间的鳍沟道区域；所述鳍沟道区域包括在所述对源极/漏极区域之间延伸的沟道长度、沿所述沟道区域的所述长度延伸的相对沟道侧及沿所述沟道区域的所述长度延伸的顶部；
栅极，其沿所述沟道长度被接纳于所述鳍沟道顶部及所述鳍沟道侧上方；及
沟槽隔离物，其在立面上低于所述鳍沟道区域并位于所述栅极下方地被接纳于所述体半导体衬底内；且所述沟槽隔离物沿所述沟道整个长度沿所述相对沟道侧延伸，在横截面上横向于所述沟道长度的所述沟槽隔离物包括下沟槽茎及上横向突出部，且所述上横向突出部从所述下沟槽茎横向朝向所述鳍沟道且在立面上低于所述鳍沟道及所述栅极延伸。
CN2007800420203A 2006-11-17 2007-10-29 形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路 Active CN101536166B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/601,478 2006-11-17
US11/601,478 US7939403B2 (en) 2006-11-17 2006-11-17 Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells
PCT/US2007/022856 WO2008063357A1 (en) 2006-11-17 2007-10-29 Methods of forming field effect transistors, pluralities of field effect transistors, and dram circuitry comprising a plurality of individual memory cells

Publications (2)

Publication Number Publication Date
CN101536166A CN101536166A (zh) 2009-09-16
CN101536166B true CN101536166B (zh) 2012-06-27

Family

ID=39135289

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800420203A Active CN101536166B (zh) 2006-11-17 2007-10-29 形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路

Country Status (5)

Country Link
US (3) US7939403B2 (zh)
KR (1) KR101093931B1 (zh)
CN (1) CN101536166B (zh)
SG (1) SG176485A1 (zh)
WO (1) WO2008063357A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675187B2 (en) 2003-10-06 2010-03-09 Powersys, Llc Power generation systems and methods of generating power
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US7939403B2 (en) 2006-11-17 2011-05-10 Micron Technology, Inc. Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells
US8110890B2 (en) * 2007-06-05 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device isolation structure
US7816216B2 (en) * 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
US7879659B2 (en) * 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
JP2010003916A (ja) * 2008-06-20 2010-01-07 Elpida Memory Inc 半導体装置及びその製造方法
US9202921B2 (en) * 2010-03-30 2015-12-01 Nanya Technology Corp. Semiconductor device and method of making the same
US8624300B2 (en) 2010-12-16 2014-01-07 Intel Corporation Contact integration for three-dimensional stacking semiconductor devices
US20130043559A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Trench formation in substrate
CN103035709B (zh) * 2011-09-30 2015-11-25 中国科学院微电子研究所 一种半导体结构及其制造方法
US20130093062A1 (en) * 2011-10-18 2013-04-18 Ying-Chih Lin Semiconductor structure and process thereof
TWI587382B (zh) * 2011-10-19 2017-06-11 聯華電子股份有限公司 半導體結構及其製程
KR101908980B1 (ko) 2012-04-23 2018-10-17 삼성전자주식회사 전계 효과 트랜지스터
KR101976846B1 (ko) * 2012-08-16 2019-05-09 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조방법
US9257559B2 (en) 2014-01-15 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US9219116B2 (en) 2014-01-15 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9944516B2 (en) * 2015-04-29 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio etch without upper widening
KR102481427B1 (ko) * 2016-01-13 2022-12-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9793271B1 (en) * 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
US9773893B1 (en) 2016-09-26 2017-09-26 International Business Machines Corporation Forming a sacrificial liner for dual channel devices
US10269637B2 (en) * 2016-12-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US10388763B2 (en) * 2016-12-15 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing of semiconductor fin structure and manufacturing method of semiconductor device
KR102420163B1 (ko) 2018-01-18 2022-07-12 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN111799329B (zh) 2019-04-08 2024-11-29 三星电子株式会社 半导体器件
CN112038340B (zh) * 2019-06-04 2024-08-23 长鑫存储技术有限公司 存储结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466621A (en) * 1988-11-21 1995-11-14 Hitachi, Ltd. Method of manufacturing a semiconductor device having silicon islands
US5612230A (en) * 1991-04-16 1997-03-18 Canon Kabushiki Kaisha Process for manufacturing a semiconductor device by applying a non-single-crystalline material on a sidewall inside of an opening portion for growing a single-crystalline semiconductor body
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
CN1691330A (zh) * 2004-04-20 2005-11-02 三星电子株式会社 具有基于沟槽的栅电极的场效应晶体管及其形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801083A (en) 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
KR100282487B1 (ko) * 1998-10-19 2001-02-15 윤종용 고유전 다층막을 이용한 셀 캐패시터 및 그 제조 방법
US6285057B1 (en) 1999-11-17 2001-09-04 National Semiconductor Corporation Semiconductor device combining a MOSFET structure and a vertical-channel trench-substrate field effect device
US6313008B1 (en) 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
DE10157785A1 (de) 2001-11-27 2003-06-12 Austriamicrocsystems Ag Schlos Isolationsgraben für eine intergrierte Schaltung und Verfahren zu dessen Herstellung
JP2004186557A (ja) 2002-12-05 2004-07-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100480897B1 (ko) 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
JP2004214413A (ja) 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
JP2004281782A (ja) 2003-03-17 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
KR100517559B1 (ko) 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
KR100518602B1 (ko) 2003-12-03 2005-10-04 삼성전자주식회사 돌출된 형태의 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100584776B1 (ko) 2004-03-05 2006-05-29 삼성전자주식회사 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
US7262089B2 (en) 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
JP4409348B2 (ja) * 2004-04-26 2010-02-03 三菱電機株式会社 半導体装置およびその製造方法
US7081397B2 (en) 2004-08-30 2006-07-25 International Business Machines Corporation Trench sidewall passivation for lateral RIE in a selective silicon-on-insulator process flow
US7276753B2 (en) 2004-09-25 2007-10-02 Promos Technologies Inc. Dynamic random access memory cell and fabricating method thereof
KR100608380B1 (ko) * 2005-06-01 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 트랜지스터 및 그 제조방법
US7935602B2 (en) 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7939403B2 (en) 2006-11-17 2011-05-10 Micron Technology, Inc. Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466621A (en) * 1988-11-21 1995-11-14 Hitachi, Ltd. Method of manufacturing a semiconductor device having silicon islands
US5612230A (en) * 1991-04-16 1997-03-18 Canon Kabushiki Kaisha Process for manufacturing a semiconductor device by applying a non-single-crystalline material on a sidewall inside of an opening portion for growing a single-crystalline semiconductor body
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
CN1691330A (zh) * 2004-04-20 2005-11-02 三星电子株式会社 具有基于沟槽的栅电极的场效应晶体管及其形成方法

Also Published As

Publication number Publication date
US20080119020A1 (en) 2008-05-22
US20120256244A1 (en) 2012-10-11
SG176485A1 (en) 2011-12-29
US20110169086A1 (en) 2011-07-14
WO2008063357A1 (en) 2008-05-29
US7939403B2 (en) 2011-05-10
CN101536166A (zh) 2009-09-16
US8222102B2 (en) 2012-07-17
US8409946B2 (en) 2013-04-02
KR20090080984A (ko) 2009-07-27
KR101093931B1 (ko) 2011-12-13

Similar Documents

Publication Publication Date Title
CN101536166B (zh) 形成场效应晶体管的方法、多个场效应晶体管及包括多个存储器单元的动态随机存取存储器电路
JP5319046B2 (ja) ベリード酸化膜を具備する半導体装置の製造方法及びこれを具備する半導体装置
US7358142B2 (en) Method for forming a FinFET by a damascene process
US7795670B2 (en) Semiconductor device and method for fabricating the same
CN101281886B (zh) 凹入式栅极金属氧化物半导体晶体管装置及其制作方法
CN100536141C (zh) 具有鳍形沟道晶体管的半导体器件及其制造方法
US8164138B2 (en) Recessed channel transistor
US20090001458A1 (en) Semiconductor device with substantial driving current and decreased junction leakage current
US20120001258A1 (en) Semiconductor device and method of manufacturing the same
JP2006287191A (ja) チャネル長を増大させた半導体素子及びその製造方法
JP2006049413A (ja) 半導体装置及びその製造方法
CN101009242A (zh) 用于制造半导体器件的方法
US7514330B2 (en) Semiconductor device having an under stepped gate for preventing gate failure and method of manufacturing the same
US20090014802A1 (en) Semiconductor device and method for manufacturing the same
KR100702302B1 (ko) 반도체 소자의 제조 방법
TWI769797B (zh) 動態隨機存取記憶體及其製造法方法
KR20070070890A (ko) 핀 트랜지스터 및 그 제조 방법
KR100319642B1 (ko) 트랜지스터 형성방법
KR100944356B1 (ko) 반도체 소자 및 그 제조 방법
CN114267640A (zh) 半导体器件及其制备方法
KR100944357B1 (ko) 반도체소자 및 그 형성방법
CN107680931A (zh) 半导体装置及其制造方法
US7652323B2 (en) Semiconductor device having step gates and method of manufacturing the same
CN101083229A (zh) 自动对准凹入式栅极金氧半导体晶体管元件的制作方法
JP2009049315A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant