TW578384B - Method and system capable of synchronizing the clock signal of each semiconductor device - Google Patents

Description

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發明所屬之技術領域 本發明係有關於一種時脈同步機制（cl〇ck synchronization mechanisin)，特別地，係 =各半導體元件時脈訊號源的方法及系统，其使用 吏付各半導體兀件的時脈同步並正確地輸出所需的 各倍頻時脈信號，以確保系統操作時的可靠性。 先前技術 目前，在時脈同步上的設計，大多是針對單一晶片的 時脈作設計。例如，在美國專利號5 999〇25及美國專利號 6304582中，前者係將一外部時脈信號與一晶片内的壓控 振盪器時脈信號（voltage c〇ntr〇Ued 〇sciUat〇r (vc〇) 〇 c k)同步而後者則疋將一晶片内部的各倍頻時脈信號 與一振盪器時脈信號（oscillat〇r cl〇ck)同步。因此，缺 乏對於多晶片間的時脈同步的處理機制，尤其是針對各半 導體元件間的時脈同步的處理機制，其中，時脈信號源係 使用延遲鎖定迴路電路（delay 1〇cked 1〇〇p，DU)或數位 式時脈管理器（digital clock managei·，DCM)。 發明内容 因此，本發明之一目的為提供一種可同步各半導體元 件時脈訊號源的方法及系統，其使用主從架構的配置方 式，將延遲鎖定迴路（deiay i〇cked loop，DLL)或數位時

〇535.8997IW(Nl)；A91206;SUE.ptd 第5頁 578384 五、發明說明（2) 脈管理器（digital clock manager，DCM)所產生的各時脈 訊號源準確地對準（align)，使得各半導體元件或晶片能 夠同時取得同步。 本發明係提供一種可同步各半導體元件時脈訊號源的 方法及系統，其使用主從架構（master-siave configuration)，指定一具有最低頻率（lowest rate)時 脈訊號源的半導體元件做為主要元件（master element)， 並將其内的時脈信號利用一相位檢查器做校準歸零後，再 將已校準歸零的主要元件的最低時脈信號源，輸出至各從 屬元件（slave elements)的外部相位檢查器，以取得各半 導體元件的時脈訊號源的時脈同步，接著，再利用各從屬 元件（slave elements)的内部相位檢查器，取得其内部的 各時脈訊號源的時脈同步，以正確地輸出所需的各倍頻時 脈信號給各半導體元件内部電路使用。 實施方式 全文中之相同符號係代表相同元件。 第1圖係本發明具有主從架構的半導體元件時脈同步 配置方式的方塊圖。在此，舉用四個場式可程式閘陣列 (Field Programmable Gate Array，FPGA)為範例做說 明，然而，可應用的半導體元件及數量，並不限於四個場 式可程式閘陣列，可為任意數量的其它半導體元件，例 如，十個特殊用途積體電路（Applicati⑽Speeific Integrated Circuit ，ASIC) 〇

578384 五、發明說明（3) 如第1圖所示’每一個FPG A的時脈電路包含二個主要 功能性方塊圖，分別為相位檢查器（phase checker)lll、 121、 131、141 及時脈產生器（ci〇ck generat〇r)ii2、 122、 132、142。時脈產生器 Π2、122、132、142 内部分 別包含一些延遲鎖定迴路（delay 1〇cked l〇〇p，DLL)或數 位時脈管理器（digital clock manager，DCM)，以做為所 需的時脈訊號源。又’相位檢查器會檢查上述時脈的上升 緣（rising edges)或下降緣（falling edges)是否對準，

並在發現時脈未對準（未同步）時，發出重置訊號，在此為 resetl卜resetl4，以重置時脈產生器，重新發出時脈輸 出訊號。其中’將包含最低速率時脈訊號源的FpGA會被指 定為主要元件，在此為11，其餘FPGA元件則指定成從屬元 件’在此為1 2 -1 4 ’以利用歸零後的主要元件輸出參考時 脈CLKREF ’使各半導體元件的時脈同步。現在舉用延遲鎖 疋迴路（delay locked loop，DLL)，進一步說明於下。

第2圖係本發明第1圖中的主要元件丨丨的内部方塊圖。 在第2圖中，本主要元件n的時脈產生器112進一步是由多 個DLL元件所構成。如第2圖所示，在主要元件丨丨内，必須 先執行歸零動作，也就是，先利用相位檢查器丨丨丨來確定 時脈產生器112的輸出時脈訊號源CUREF、clkfi—clkfn的 上升緣或下降緣是否已經對準，若發現沒有對準時，相位 檢查el 11會發出重置訊號^“七丨i，使得時脈產生器丨12 重新發出各時脈訊號源，以得到相位對準的上升緣或下降 緣，完成歸零動作。在主要元件丨丨内的各時脈訊號源已對

578384 五、發明說明（4) ----- 準後，相位檢查器111會發出一歸零訊號（aligned ci〇ck signal)Phase-〇K ,並將已對準的最低頻率時脈訊號源當 ，各從屬元件校準用的參考時脈訊號源CLKREF，輸出至各 從屬元件12-14的相位檢查器121、131、141，以取得各元 件的時脈同步。其餘的各頻率時脈則提供給其相連接 FPGA内部電路1〇使用。 類似地，第3圓為本發明第j圖中的任一從屬元件内部 方塊圖。在第3圖中，任一從屬元件12、13或14的内部皆 包含由多個DLL元件所構成的一時脈產生器33及由一外部 相位檢查器31及一内部相位檢查器32所構成的一相位檢查 器121、131或141。如第3圖所示，從屬元件12、13或14: 具有了個檢查器31、3 2 :先利用外部相位檢查器3丨，取得 本地最低頻率時脈訊號源clkfi〇west與來自主要元件丨丨的最 低頻率時脈訊號源CLKREF時脈同步，之後，外部相位檢杳 ^31 ^ ^ m ^Phase_ In.〇K ^ ,, 使得該校準訊號Phase- I η-οκ對準其它本地時脈訊號源 clkfrcikfn，產生時脈同步，以正確地提供各dll所產生 的各時脈訊说源給相連接的F p G A内部電路使用。另外，若 本地最低頻率時脈訊號源clkfiQwest與來自主要元件"的最 ，頻率時脈訊號源CLKREF時脈未同步時，則外部相位檢查 器3。1會發出一重置訊號Reset31至具有本地最低頻率時脈一 Λ破源c 1 k f lc)west的時脈產生器3 3 1，以重新產生時脈訊 號，又，若校準訊號其它本地時脈訊號源 fi 一 未產生時脈同步時，則内部檢查器3 2會發出一重置訊

578384 五、發明說明（5) 號Reset32至其它本地時脈訊號源cl kh-elkfn的時脈產生 器332，以重新產生時脈訊號。 上述於第2及3圖中的DLL元件，其内部方塊圖進一步 顯示於第4圖中。如第4圖所示，一個DLL元件基本上是由 一可變延遲線路（variable delay line)41、一時脈分佈 網路（clock distribution network)43 及一控制邏輯電路 (control logic)42所構成。可變延遲線路41將一外部輸 入時脈CLK延遲一段時間後輸出CLK0UT，時脈分佈網路42 將時脈CLK0UT轉換成所需的各頻率時脈訊號源Base_fn， 傳送至所需的相關電路並回饋至控制邏輯電路43 ^控制邏 輯電路43比對的訊號CLK及CLKFB的時脈上升緣（rising edge)是否對準，並將比較結果CMP輸出至可變延遲線路 41，以調整延遲線路至訊號CLK及CLKFB的時脈上升緣 (rising edge)對準而DLL被鎖定（locked)為止。如此，可 消除輸入時脈CLK及負載間的時脈延遲現象，進而取得時 脈同步。上述可變延遲線路可使用一壓控延遲電路 (voltage control led delay)來配置 ° 第5圖是一本發明相位檢查器範例。在第5圖中，為了 方便說明，本相位檢查器只包含二個D型正反器（d-type f lip-flop，D-FF) 51、52 及一個有限狀態機器（finite state machine，FSM)53。實務上，D型正反器的配置數量 視所需的時脈訊號頻率而定，基本上，一種時脈訊號頻率 需要一個D型正反器。如第5圖所示，當時脈線（ci〇ck 1 ine)為邏輯0時，一頻率時脈訊號f n及一最低頻率時脈訊

0535-8997IW(Nl);A91206;SUE.ptd 578384 五、發明說明（6) 號flowest會分別輸入並傳送至元件51、52的輸出端，以 輸出取樣訊號CLKSAMPLE1、CLKSAMPLE2至該元件53進行相 位檢查。其中，在主要元件的相位檢查器中，該最低頻率 時脈訊號flowest代表該訊號CLKREF，而訊號phase-ok代 表歸零訊號？1^36-01[;在一從屬元件的外部相位檢查器 中’該最低頻率時脈訊號flowest代表該訊號CLKREF，而 訊號phase-ok代表校準訊號Phase-In-OK ;以及在該從屬 元件的内部檢查器中’該最低頻率時脈訊號fl〇west代表 該從屬元件的本地最低頻率時脈訊號clkf1()wesr_而訊號 phase-ok代表歸零訊號Phase-OK 〇下列將進一步說明内部 及外部相位檢查器的時序。 第6圖為一外部相位檢查器的時序圖。第7圖為一内部 相位檢查器的時序圖。如第6圖所示，在每一個本地輸入 時脈CLK的下降緣中，該相位檢查器檢查從屬元件及主要 元件兩者的最低頻率時脈（劃圈圈標記處）CLKREF、 clkfi〇west是否具有相同值，若發現兩者的值不同時，輸出 重置訊號Reset，藉此重新輸入兩者的最低時脈訊號源， 以重新校準兩時脈訊號源。當兩最低時脈訊號源的值皆相 同時，則代表主要元件1 1已歸零或相連接的從屬元件的相 位已被校準。此時，如第7圖所示，該外部檢查器會將已 校準的本地最低時脈訊號源（al i gne(j clkflQwest )當做一校 準訊號Phase-Ιη-0 K，輸入至内部相位檢查器，以執行第6 圖所述及的各校準步驟，使得提供給場式可程式閘陣列 (Field Programmable Gate Array，FPGA)内部電路所需

0535-8997nVF(Nl);A91206;SUE.ptd 第10頁 578384 五、發明說明（7) =各本地頻率時脈訊號源被校準，在此為1-丨3，以取得各 半導體元件的時脈同步。 第8圖為本發明操作流程圖。如第8圖所示，複數個 半導體元件内部的時脈產生器產生多時脈訊號源 = ult/-cl〇ck 一 S0urce)(sl);當各時脈產生器所產生的多 時脈訊號源穩定時，指定該複數個半導體元件中，具有最 低頻率時脈訊號源的一半導艎元件做為一主要元件，其餘 元件則為從屬元件（S2);指定該主要元件的最低頻率時脈 汛號源做為一參考時脈訊號源（reference cl()ck MUKe) (S3)，根據該參考時脈訊號源，對主要元件内部的各時脈 訊號源執行相位對準檢查，使得主要元件内部的各時脈訊 號源與該參考時脈訊號源產生時脈同步，以產生一歸零訊 號（S4)，根據該歸零訊號，對從屬元件内部的最低時脈訊 號源執行相位對準檢查，使得主要元件的最低時脈訊號源 與各從屬元件的最低時脈訊號源產生時脈同步，以分別產 生一對準訊號（S5);根據各從屬元件的該對準訊號，分別 對其内部的各時脈訊號源執行相位對準檢查，使得各從屬 元件内部的各時脈訊號源與相對應的各從屬元件内部的最 低時脈訊號源產生時脈同步（S6)，因而完成各半導體元件 的時脈同步。 在上述步驟S4中’進一步包含第9圖所示的步驟：經 由一外部輸入時脈訊號源的上升緣或下降緣觸發 (trigger)主要元件的相位檢查器，取樣内部的各時脈訊 號源進行對準比對（S41);若是所有相位皆對準，則發出

0535-8997nVF(Nl)；A91206;SUE.ptd "' 第 11 頁 578384 、發明說明（8) 位 該歸零訊號Phase-OK，以通知各從屬元件（S42);反之， 則發出一重置訊號reset，以重新產生多時脈訊號源 ^Fe~generate multi-clock-source)並重新執行上述相 對準的步驟（S43)。 在上述步驟S5中，進一步包含第1〇圖所示的步驟··從 f疋件的外部相位檢查器檢查主要元件的最低頻率時脈訊 號源是否已發出該歸零訊號（S51);當接收到該歸零訊號 且來自各從屬元件内部相對應的各時脈訊號源已穩定時， 外部相位檢查器各自執行相位對準檢查（S52);若是所有 相位皆對準，則分別發出該校準訊號phase-In — 〇K，以通 知相對應的各從屬元件，其主要元件的最低時脈訊號源與 相對應從屬元件的最低時脈訊號源相位已對準，產生時脈 同步（S53);反之，則分別發出一重置訊號reset，以重新 產生相對應從屬元件的最低時脈訊號源多時脈訊號源並重 新執行上述相位對準的步驟（S 4 )。 在上述步驟S6中，進一步包含第丨丨圖所示的步驟：當 各從屬元件内的内部相位檢查器收到該校準訊號且各時脈 訊號源已穩定（S61 )時，内部相位檢查器各自執行相位對 準^查（S62);若是所有相位皆對準，則分別發出該歸零 訊號Phase-OK，以各自告知相對應的的從屬元件内的各時 脈訊號源相位已對準，產生時脈同步，因而達成各半導體 元件的時脈同步(S63);反之，則分別發出一重置訊號 丨压王谷從屬疋件内最低時脈訊號源外的多 時脈訊號源（re-generate multi_cl〇cks〇urce)並重新執

578384 五、發明說明（9) 行上述相位對準的步驟（S64)。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟知此技術之人士，在不脫離本發明 之精神及範圍内，當可做更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準^ "

0535-8997IW(Nl);A91206;SUE.ptd 第13頁 578384 圖式簡單說明 為讓本發明之上述及其它目的、特徵、與優點能更顯 而易見’下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： _ 第1圖係本發明具有主從架構的半導體元件時脈同步 配置方式的方塊圖。 第2圖係本發明第1圖中所指定的主要元件的内部方塊 圖。 第3圖係本發明第i圖中任一從屬元件的内部方塊圖。 第4圖係第2及3圖中延遲鎖定迴路（DLL)時脈產生 内部方塊圖。 第5圖係一本發明相位檢查器範例。 第6圖係一本發明外部相位檢查器的時序圖。 第7圖係一本發明内部相位檢查器的時序圖。 第8圖係一本發明操作流程圖。 第9圖係-根據本發明第8圖中關於主要元件内部各時 脈源產生時脈同步的進一步流程圖。 ^0=係-根據本發明第8圖中關於從屬元件與主要 兀件產生時脈同步的進一步流程圖。 第11圖係一根據本發日哲。 .B^ ^ 發月第8圖中關於從屬元件内部各 時脈源產生時脈同步的進一步流程圖。 [符號說明] 10 :半導體元件内部 . 冤路（sem i conductor internal circuit); 578384 圖式簡單說明 U 14 ·半導體元件時脈電路（semiconductor clock circuit); 31 ·外部相位檢查器（externai phase checker); 32 ·内部相位檢查器（internai phase checker); 4 1 ·可變延遲線路（v a Γ 丨 a & 1 e d e 1 a y 1 i n e); 43 ·控制邏輯電路（c〇ntr〇i i〇gic); 42 ··時脈分佈網路（ci〇ck network )； 51 '52 ·Β 型正反器（D - type flip-flop); 53 ·狀態機 H(state machine); 111、 121、131、141 :時脈產生電路（clock generator)； 112、 122、132、142 :相位檢查器（phase checker )； 331、332 ·延遲鎖定迴路（delay locked loop， DLL) 〇

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Claims (1)

1. 578384 六、申請專利範圍 1· 一種可同步各半導體元件時脈訊號源的方法，包括 下列步驟： (a) 複數個半導體元件内部的時脈產生器產生多時脈 訊说源（multi-clock-source); (b) 當各時脈產生器所產生的多時脈訊號源穩定時， 指定該複數個半導體元件中，具有最低頻率時脈訊號源的 一半導體元件做為一主要元件，其餘半導體元件則為從屬 元件；

   (c )指定該主要元件的最低頻率時脈訊號源做為一參 考時脈訊號源（reference clock source); (d )根據該參考時脈訊號源，對主要元件内部的各時 脈訊號源執行相位對準檢查，使得主要元件内部的各時脈 訊號源與該參考時脈訊號源產生時脈同步，以輸出一歸零 訊號； (e)根據該歸零訊號，對從屬元件内部的最低時脈訊 號源執行相位對準檢查，使得主要元件的最低時脈訊號源 與各從屬元件的最低時脈訊號源產生時脈同步，以分別輪 出一校準訊號；及

   (Ο根據各從屬元件的校準訊號，分別對其内部的各 時脈訊號源執行相位對準檢查，使得各從屬元件内部的各 時脈訊號源與各從屬元件内部相對應的最低時脈訊號源產 生時脈同步，因而完成各半導體元件的時脈同步。 2·如申請專利範圍第1項之可同步各半導體元件時脈 訊號源的方法，其中，該複數個半導體元件使用場式可程

   578384 六、申請專利範圍 式閘陣列（Field Programmable Gate Array , FPGA)或特 殊用途積體電路（Application Specific Integrated Circuit，AS IC) 〇 3·如申請專利範圍第i項之可同步各半導體元件時脈 訊號源的方法，其中，該時脈產生器使用延遲鎖定迴路 (delay locked loop，DLL)或數位時脈管理器（digital clock manager ， DCM) 〇 4·如申請專利範圍第i項之可同步各半導體元件時脈 訊號源的方法，其中，在步驟（d)中，進一步包括下列步 驟：（dl )經由一外部輸入時脈訊號源的上升緣或下降緣觸 發（trigger)主要元件的相位檢查器，取樣内部的各時脈 訊號源進行相位對準；（d 2)若是所有相位皆對準，則發出 該歸零訊號，以通知各從屬元件；（d3)反之，若有相位未 對準，則發出一重置訊號，以重新產生多時脈訊號源 (re-generate multi-clock-source)並重新執行上述（dl) 的相位對準步驟。 5 ·如申㈣專利範圍第1項之可同步各半導體元件時脈 訊號源的方法，其中，在步驟（e)中，進一步包括下列步 驟：（el)各從屬元件内的一外部相位檢查器檢查主要元件 的最低頻率時脈訊號源是否已發出該歸零訊號；（e2)當接 收到該歸零訊號且來自各從屬&件内部相董子應的各時脈訊 號必已穩定時，外部相位檢查器各自執行相位對準檢查； (e3)右疋所有相位皆對準，則分別發出該校準訊號，以通 知相對應的各從屬元株，盆古系；# ^ η & ^兀仵具主要兀件的最低時脈訊號源與

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   相對應從屬元件的最低時脈訊號源相位已對準，產生時脈 同步；（e4)反之，若有相位未對準，則分別發出一重置訊 preset，以重新產生相對應從屬元件的最低時脈訊號源 多時脈訊號源並重新執行上述（el)的相位對準步驟。 6·如申請專利範圍第1項之可同步各半導體元件時脈 訊號源的方法，其中，在步驟（f)中，進一步包括下列步 驟.（fl)各從屬元件内的一内部相位檢查器檢查是否各從 屬元件的該外部檢查器已發出該校準訊號；（f2)當收到該 校準訊號且來自各從屬元件内部相對應的各時脈訊號源已 穩定時，内部相位檢查器各自執行相位對準檢查；（f3)若 是所有相位皆對準，則分別發出該歸零訊號，^各自告知 相對應的的從屬元件内的各時脈訊號源相位已對準，產生 時脈同步，因而達成各半導體元件的時脈同步；（f4)反 之，若有相位未對準，則分別發出一重置訊號reset，以 重新產生各從屬元件内最低時脈訊號源外的多時脈訊號源 (re-generate multi-clock-source)並重新執行上述（fi) 的相位對準步驟。 7 · —種可同步各半導體元件時脈訊號源的系統，包 括： 一第一半導想元件，其具有一相位檢查器及一可產生 包括最低頻率時脈訊號源在内的多時脈訊號源的時脈產生 器’其中’该相位檢查器根據該最低頻率時脈訊號源進行 相位對準’使得該第一半導體元件的多時脈訊號源產生時 脈同步，因而輸出一歸零訊號；及

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   複數個第二半導體元件， 器、一内部相位檢查器及一可 二 °相位檢查 的多時脈訊號源的時脈產生器，豆、兮訊號源在内 根據該歸零訊號進行相位對 ^ ^部相位檢查器 部相位檢查器，以進行目Hi:;準訊號至該内 疋1丁祁位對準，使得各第二半導艚 袢 二的：時1訊號源分別產生時脈同步，因而 體7C件的時脈同步。

   ” 8.如申請專利範圍第7項之可同步各半導體元件時脈 訊號源的系統，其中，上述半導體元件是一場式可程式閘 陣列（Field Programmable Gate Array，FPGA)或一特殊 用途積體電路（Application Specific Integrated Circuit ， ASIC) 〇 9 ·如申請專利範圍第1項之可同步各半導體元件時脈 訊號源的方法’其中，上述時脈產生器是一延遲鎖定迴路 (delay locked loop，DLL)或一數位時脈管理器（digitai clock manager ， DCM) °

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