JP4967942B2

JP4967942B2 - 半導体試験装置

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Publication number: JP4967942B2
Application number: JP2007236654A
Authority: JP
Inventors: 立之縣; 禎一川口; 敬青江
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-09-12
Filing date: 2007-09-12
Publication date: 2012-07-04
Anticipated expiration: 2027-09-12
Also published as: JP2009068949A

Description

本発明は、被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの良否判定試験を行う半導体試験装置に関する。

周知のように、メモリテスタ等の半導体試験装置は、被試験デバイス（以下、ＤＵＴと称す）である半導体集積回路に試験信号を印加して得られる信号と予め定められている期待値とが一致している（パス）か否か（フェイル）を判定することにより、ＤＵＴが良品か不良品かを試験するものである。

近年のメモリデバイスには、データクロック信号と当該データクロック信号に同期したデータ信号とを出力するタイプのものがあり、それらの信号を受信する外部回路によって、データ信号をデータクロック信号に同期してラッチすることでデータ信号を整形する（いわゆるソースシンクロナス）という技術が採用されている。従って、このような特徴を有するＤＵＴにも対応できるように、半導体試験装置を構成する必要がある。

図４は、上記のようなデータ信号及びデータクロック信号を出力するＤＵＴに対応可能な従来の半導体試験装置の要部構成図である。図４に示すように、従来の半導体試験装置１００は、第１のコンパレータ１０１、第１のラッチ回路１０２、第１のストローブ発生回路１０３、第２のコンパレータ１０４、第２のラッチ回路１０５、第２のストローブ発生回路１０６、制御回路１０７、データ信号遅延回路１０８、クロック信号遅延回路１０９、第３のラッチ回路１１０及びパス／フェイル判定回路１１１から概略構成されている。

第１のコンパレータ１０１は、ＤＵＴ２００から出力されるデータ信号を入力とし、当該データ信号と基準電圧（ハイレベル電圧Ｖ_ＯＨ及びローレベル電圧Ｖ_ＯＬ）とを比較し、その比較結果を示す信号を第１のラッチ回路１０２及びデータ信号遅延回路１０８に出力する。ここで、比較結果を示す信号とは、基準電圧Ｖ_ＯＨ及びＶ_ＯＬを有するデータ信号に相当するため、以下では単にデータ信号と称す。第１のラッチ回路１０２は、上記第１のコンパレータ１０１から入力されるデータ信号を、第１のストローブ発生回路１０３から入力されるストローブ信号に同期してラッチし、当該ラッチ結果（ラッチ時のデータ信号の状態）を示す第１のラッチ信号を制御回路１０７に出力する。

第２のコンパレータ１０４は、ＤＵＴ２００から出力されるデータクロック信号を入力とし、当該データクロック信号と基準電圧（ハイレベル電圧Ｖ_ＯＨ及びローレベル電圧Ｖ_ＯＬ）とを比較し、その比較結果を示す信号を第２のラッチ回路１０５及びクロック信号遅延回路１０９に出力する。ここで、比較結果を示す信号とは、基準電圧Ｖ_ＯＨ及びＶ_ＯＬを有するデータクロック信号に相当するため、以下では単にデータクロック信号と称す。第２のラッチ回路１０５は、上記第２のコンパレータ１０４から入力されるデータクロック信号を、第２のストローブ発生回路１０６から入力されるストローブ信号に同期してラッチし、当該ラッチ結果（ラッチ時のデータクロック信号の状態）を示す第２のラッチ信号を制御回路１０７に出力する。

制御回路１０７は、ＣＰＵ(Central Processing Unit)であり、上記第１のラッチ信号及び第２のラッチ信号に基づいて、データクロック信号とデータ信号との位相差を求め、当該位相差が一定となるような遅延制御量を算出し、当該遅延制御量を示す遅延制御信号をデータ信号遅延回路１０８及びクロック信号遅延回路１０９に出力する。データ信号遅延回路１０８は、上記遅延制御信号に応じてデータ信号を遅延させて第３のラッチ回路１１０に出力する。クロック信号遅延回路１０９は、上記遅延制御信号に応じてデータクロック信号を遅延させて第３のラッチ回路１１０に出力する。

第３のラッチ回路１１０は、データ信号遅延回路１０８から入力されるデータ信号を、クロック信号遅延回路１０９から入力されるデータクロック信号に同期してラッチし、当該ラッチ結果を示す第３のラッチ信号をパス／フェイル判定回路１１１に出力する。パス／フェイル判定回路１１１は、第３のラッチ回路１１０から入力される第３のラッチ信号と、予め定められている期待値とを比較することにより、パス／フェイルの判定を行う。

なお、半導体試験装置１００は、上述した回路の他、テストタイミングの基本となるクロック信号を発生するレート発生器、ＤＵＴ２００に供給する各種のデータパターンを生成するアルゴリズミックパターンジェネレータ（ＡＬＰＧ）、試験結果（フェイルの発生状況）を記憶するフェイルメモリ、各種データの履歴を記憶するデータログメモリ等を備えているが、図４では省略している。

上記のように、従来の半導体試験装置１００では、データ信号をサンプリングする回路（第１のコンパレータ１０１、第１のラッチ回路１０２、第１のストローブ発生回路１０３）と、データクロック信号をサンプリングする回路（第２のコンパレータ１０４、第２のラッチ回路１０５、第２のストローブ発生回路１０６）を設けることにより、データクロック信号とデータ信号との位相差を検出し、当該位相差が一定となるようにデータクロック信号及びデータ信号の遅延を制御する。このような構成を採用することにより、ＤＵＴ２００の特性（温度依存性など）に起因してデータクロック信号及びデータ信号の出力タイミングが変動した場合であっても、常にデータクロック信号とデータ信号との位相差は一定に保持されることになる。

なお、このようなデータ信号及びデータクロック信号を出力するＤＵＴに対応可能な半導体試験装置に関する技術については、下記特許文献１及び２を参照されたい。
特開２００１−１４１７９２号公報特開２０００−１４９５９３号公報

ところで、近年のメモリデバイス等のＤＵＴは動作速度の高速化が進んでおり、半導体試験装置もそのような高速なＤＵＴに対応する必要がある。しかしながら、図４に示すような従来の半導体試験装置１００では、ＤＵＴ２００の高速化に伴い以下のような問題があった。

（１）従来の半導体試験装置１００では、制御回路１０７（ＣＰＵ）におけるソフトウェア処理によって、データクロック信号とデータ信号との位相差を求め、当該位相差が一定となるような遅延制御量を算出するため、データ信号遅延回路１０８及びクロック信号遅延回路１０９に遅延制御量を反映させる速度がＤＵＴ２００の動作速度に比べて遅くなり、ＤＵＴ２００の高速化に対応することが困難であった。
（２）上記（１）の理由、つまり遅延制御の速度がＤＵＴ２００の動作速度に比べて遅いことにより、データクロック信号及びデータ信号の出力タイミングの変動に追従することが困難であった。

また、ＤＵＴの高速化に伴う問題ではないが、従来の半導体試験装置１００では、データ信号をサンプリングする回路と、データクロック信号をサンプリングする回路との役割が明確に分かれているため、ＤＵＴ２００の出力側のピン配置と半導体試験装置１００の入力側のピン配置（データ信号及びデータクロック信号の入力用のピン配置）とを対応付ける必要があり、半導体試験装置１００のピン配置に制約があった。つまり、従来の半導体試験装置１００は、あるピン配置仕様のＤＵＴ２００にしか対応することができず、他の仕様のＤＵＴ２００の試験を行う場合は、ピン配置や回路の配置を変更する必要があった（汎用性がない）。

本発明は、このような事情に鑑みてなされたものであり、被試験デバイスの高速化に対応可能であると共に被試験デバイスの出力タイミングの変動に影響されず、さらに高い汎用性を有する半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明では、半導体試験装置に係る第１の解決手段として、被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの良否判定試験を行う半導体試験装置であって、基準信号を発生する基準信号発生回路と、前記被試験デバイスの出力ピンの各々に対応して設けられた位相調整回路と、を具備し、前記位相調整回路の各々は、前記基準信号を基に比較用信号を発生する比較用信号発生回路と、前記基準信号を基にストローブ信号を発生するストローブ発生回路と、前記比較用信号を遅延制御信号に応じて遅延させる第１の遅延回路と、前記ストローブ信号を遅延制御信号に応じて遅延させる第２の遅延回路と、対応する前記出力ピンから得られるデバイス出力信号と、前記第１の遅延回路から出力される比較用信号との位相差を検出し、当該位相差を示す位相差信号を出力する位相比較回路と、前記デバイス出力信号を、前記第２の遅延回路から出力されるストローブ信号に同期してラッチするラッチ回路と、前記位相差信号を基に、前記デバイス出力信号と前記比較用信号との位相差が一定となるような遅延制御量を算出し、当該遅延制御量を示す前記遅延制御信号を前記第１の遅延回路及び前記第２の遅延回路に出力する演算回路と、を備えることを特徴とする。

また、本発明では、半導体試験装置に係る第２の解決手段として、上記第１の解決手段において、前記演算回路は、前記位相差信号を積算することにより前記遅延制御量を算出することを特徴とする。

また、本発明では、半導体試験装置に係る第３の解決手段として、上記第１または第２の解決手段において、前記位相調整回路の各々は、マスタかスレーブかを設定するためのマスタ／スレーブ設定信号を入力とし、前記基準信号に同期した異なる周波数の同期信号を発生する同期信号発生回路と、前記マスタに設定するためのマスタ／スレーブ設定信号が入力された場合、前記演算回路にて算出された遅延制御信号を他の位相調整回路に出力すると共に、前記同期信号に同期して前記第２の遅延回路に出力する一方、前記スレーブに設定するためのマスタ／スレーブ信号が入力された場合、他の位相調整回路から入力される遅延制御信号を前記演算回路に出力すると共に、前記演算回路から入力される前記他の位相調整回路の遅延制御信号を前記同期信号に同期して前記第２の遅延回路に出力する調停回路と、をさらに備え、前記位相比較回路は、前記マスタに設定するためのマスタ／スレーブ設定信号が入力された場合、前記デバイス出力信号と、前記第１の遅延回路から出力される比較用信号との位相差を検出し、当該位相差を示す位相差信号を出力する一方、前記スレーブに設定するためのマスタ／スレーブ信号が入力された場合、前記位相差信号の出力を停止し、前記演算回路は、前記マスタに設定するためのマスタ／スレーブ設定信号が入力された場合、前記位相差信号を基に前記遅延制御量を算出し、当該遅延制御量を示す前記遅延制御信号を前記調停回路及び前記第１の遅延回路に出力する一方、前記スレーブに設定するためのマスタ／スレーブ信号が入力された場合、前記調停回路から入力される他の位相調整回路の遅延制御信号に必要に応じて校正処理を行った後、前記調停回路に出力する、ことを特徴とする。

また、本発明では、半導体試験装置に係る第４の解決手段として、上記第３の解決手段において、前記被試験デバイスが、データクロック信号と当該データクロック信号と同期したデータ信号を前記デバイス出力信号として出力する場合において、前記データクロック信号の出力ピンに対応する位相調整回路を前記マスタに設定し、前記データ信号の出力ピンに対応する位相調整回路を前記スレーブに設定することを特徴とする。

本発明に係る半導体試験装置では、位相比較回路、演算回路及び第１の遅延回路によって負帰還ループが構成されており、比較用信号発生回路から出力される比較用信号とデバイス出力信号との位相差は一定に維持される。一方、第２の遅延回路は、第１の遅延回路と同一の遅延制御量によって動作するため、ストローブ発生回路から出力されるストローブ信号とデバイス出力信号との位相差も一定に維持されることになる。

このように、本発明に係る半導体試験装置では、ハードウェア的にストローブ信号とデバイス出力信号との位相差を一定に制御しているため、従来の半導体試験装置１００における制御回路１０７（ＣＰＵ）が実行するソフトウェア処理と比べて、高速に遅延制御量を算出することができ、被試験デバイスの高速化に対応することが可能となる。
また、上記のように高速な被試験デバイスに対応することが可能となるため、デバイス出力信号の出力タイミングが変動した場合であっても、即座に遅延制御量を算出して、その変動分だけストローブ信号のタイミングを自動的に補正することができ、その結果、被試験デバイスの特性（温度依存性など）に影響されずに試験を行うことが可能である。
さらに、被試験デバイスから入力される信号（デバイス出力信号）は、データクロック信号とデータ信号とのどちらでも良く、両信号を区別して位相調整回路を設ける必要はないため、半導体試験装置側のピン配置に制約がない。つまり、本発明に係る半導体試験装置では、様々なピン配置仕様の被試験デバイスに対応可能という高い汎用性を備えることができる。

以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本実施形態における半導体試験装置１の要部構成図である。図１に示すように、本実施形態における半導体試験装置１は、基準信号発生回路１０と、位相調整回路２０とから構成されている。この位相調整回路２０は、ＤＵＴ２００の出力ピンの各々に対応して設けられているものであるが、図１では説明の簡略化のため、１ピン分の位相調整回路２０のみを示す。基準信号発生回路１０は、各ピンに対応して設けられている位相調整回路２０に対して、所定周波数の基準信号を供給するものである。

位相調整回路２０は、コンパレータ２１、位相比較回路２２、演算回路２３、第１の遅延回路２４、比較用信号発生回路２５、ラッチ回路２６、第２の遅延回路２７及びストローブ発生回路２８から構成されている。

コンパレータ２１は、ＤＵＴ２００における１つの出力ピンから出力される信号（以下ＤＵＴ出力信号と称す）を入力とし、当該ＤＵＴ出力信号と基準電圧（ハイレベル電圧Ｖ_ＯＨ及びローレベル電圧Ｖ_ＯＬ）とを比較し、その比較結果を示す信号を位相比較回路２２及びラッチ回路２６に出力する。ここで、比較結果を示す信号とは、基準電圧Ｖ_ＯＨ及びＶ_ＯＬを有するＤＵＴ出力信号に相当するため、以下では単にＤＵＴ出力信号と称す。なお、ＤＵＴ出力信号としては、データクロック信号またはデータ信号のどちらでも良い。

位相比較回路２２は、コンパレータ２１から出力されるＤＵＴ出力信号と、第１の遅延回路２４から出力される比較用信号とを入力とし、ＤＵＴ出力信号と比較用信号との位相差を検出し、当該位相差を示す位相差信号を演算回路２３に出力する。演算回路２３は、位相比較回路２２から入力される位相差信号を基に、ＤＵＴ出力信号と比較用信号との位相差が一定になるような第１の遅延回路２４の遅延制御量を算出し、当該遅延制御量を示す遅延制御信号を第１の遅延回路２４及び第２の遅延回路２７に出力する。第１の遅延回路２４は、比較用信号発生回路２５から出力される比較用信号と、演算回路２３から出力される遅延制御信号とを入力とし、比較用信号を遅延制御信号に応じて遅延させて位相比較回路２２に出力する。比較用信号発生回路２５は、基準信号発生回路１０から入力される基準信号を基に比較用信号を発生し、当該比較用信号を第１の遅延回路２４に出力する。

ここで、演算回路２３は、位相比較回路２２及び第１の遅延回路２４を伴って負帰還ループを構成しており、ＤＬＬ(Delay Locked Loop)動作を行うために、位相比較回路２２から出力される位相差信号を積算することで遅延制御量を算出するものである。なお、必要に応じて、演算回路２３に外部から校正データ（配線長などを考慮して位相差を校正するためのデータ）を入力し、この校正データを位相差信号に積算することで遅延制御量を校正するような機能を持たせても良い。

ラッチ回路２６は、コンパレータ２１から出力されるＤＵＴ出力信号と、第２の遅延回路２７から出力されるストローブ信号とを入力とし、当該ストローブ信号に同期してＤＵＴ出力信号をラッチし、当該ラッチ結果（ラッチ時のＤＵＴ出力信号の状態）を示すＤＵＴ出力ラッチ信号を、不図示のパス／フェイル判定回路に出力する。第２の遅延回路２７は、ストローブ発生回路２８から出力されるストローブ信号と、演算回路２３から出力される遅延制御信号とを入力とし、ストローブ信号を遅延制御信号に応じて遅延させてラッチ回路２６に出力する。ストローブ発生回路２８は、基準信号発生回路１０から入力される基準信号を基にストローブ信号を発生し、当該ストローブ信号を第２の遅延回路２７に出力する。

なお、本実施形態における半導体試験装置１は、上述した回路の他、テストタイミングの基本となるクロック信号を発生するレート発生器、ＤＵＴ２００に供給する各種のデータパターンを生成するアルゴリズミックパターンジェネレータ（ＡＬＰＧ）、試験結果（フェイルの発生状況）を記憶するフェイルメモリ、各種データの履歴を記憶するデータログメモリ等を備えているが、図１では省略している。

次に、上記のように構成された本実施形態における半導体試験装置１の動作、特に位相調整回路２０の動作について説明する。

ＤＵＴ２００における所定の出力ピンから出力されたＤＵＴ出力信号は、コンパレータ２１を介して位相比較回路２２及びラッチ回路２６に入力される。ここで、上述したように、位相比較回路２２、演算回路２３及び第１の遅延回路２４によって負帰還ループが構成され、ＤＬＬ動作が行われているため、比較用信号発生回路２５から出力される比較用信号とＤＵＴ出力信号との位相差は一定に維持される。一方、第２の遅延回路２７は、第１の遅延回路２４と同一の遅延制御量によって動作するため、ストローブ発生回路２８から出力されるストローブ信号とＤＵＴ出力信号との位相差も一定に維持されることになる。

このように、本実施形態における半導体試験装置１では、位相比較回路２２、演算回路２３及び第１の遅延回路２４によって構成される負帰還ループによって、ハードウェア的にストローブ信号とＤＵＴ出力信号との位相差を一定に制御しているため、従来の半導体試験装置１００における制御回路１０７（ＣＰＵ）が実行するソフトウェア処理と比べて、高速に遅延制御量を算出することができる。ここで、ストローブ信号とＤＵＴ出力信号との位相差を一定に維持するための遅延制御量を算出する演算装置２３は、位相比較回路２２から出力される位相差信号の積算処理を行うだけであるので、非常に高速に遅延制御量を算出することができる。すなわち、本実施形態における半導体試験装置１によれば、ＤＵＴ２００の高速化に対応することが可能となる。なお、演算回路２３を積分回路によって構成し、位相差信号の積算処理をアナログ演算によって実行するようにしても良い。これにより、より高速に遅延制御量を算出することができるようになる。

また、上記のように高速なＤＵＴ２００に対応することが可能となるため、ＤＵＴ出力信号の出力タイミングが変動した場合であっても、即座に遅延制御量を算出して、その変動分だけストローブ信号のタイミングを自動的に補正することができ、その結果、ＤＵＴ２００の特性（温度依存性など）に影響されずにＤＵＴ２００の試験を行うことが可能である。

さらに、上記の説明からわかるように、本実施形態における半導体試験装置１では、ＤＵＴ２００から入力される信号（ＤＵＴ出力信号）は、データクロック信号とデータ信号とのどちらでも良く、両信号を区別して回路（つまり位相調整回路２０）を設ける必要はないため、半導体試験装置１のピン配置に制約がない。つまり、様々なピン配置仕様のＤＵＴ２００に対応可能という高い汎用性を備えることができる。

（応用例）
ところで、ＤＵＴ２００がメモリデバイスである場合、ソースシンクロナスを達成するために、ＤＵＴ２００から出力されるデータクロック信号とデータ信号との同期関係を維持する（つまり、データクロック信号とデータ信号との位相差を一定に維持する）必要がある。以下では、図１で説明した位相調整回路２０を応用し、ソースシンクロナスを達成することの可能な半導体試験装置１’の構成について図２を参照して説明する。

図２は、ソースシンクロナスを達成することの可能な半導体試験装置１’における位相調整回路２０’の構成ブロック図である。なお、図２において、図１と同様の構成要素には同一符号を付し、説明を省略する。図２に示すように、位相調整回路２０’において、図１の位相調整回路２０と異なる点は、新たな構成要素として、調停回路２９と分周回路３０を備えている点と、位相比較回路２２及び演算回路２３がマスタ／スレーブ設定機能を備えている点である。

調停回路２９は、３端子スイッチ回路２９ａ、第１のコンパレータ２９ｂ、第２のコンパレータ２９ｃ、Ｄ型フリップフロップ回路２９ｄから構成されている。３端子スイッチ回路２９ａは、Ｐ１、Ｐ２、Ｐ３の３つの端子を有しており、外部から入力されるマスタ／スレーブ設定信号に応じて、端子Ｐ１と端子Ｐ２とを接続するか、または端子Ｐ１と端子Ｐ３とを接続するものである。具体的には、この３端子スイッチ回路２９ａは、マスタ設定を示すマスタ／スレーブ設定信号が入力された場合は、端子Ｐ１と端子Ｐ２とを接続し、スレーブ設定を示すマスタ／スレーブ設定信号が入力された場合は、端子Ｐ１と端子Ｐ３とを接続する。なお、端子Ｐ１は、他の位相調整回路における３端子スイッチ回路の端子Ｐ１と接続されており、端子Ｐ２は第１のコンパレータ２９ｂの出力端子と接続され、端子Ｐ３は第２のコンパレータ２９ｃの入力端子と接続されている。

第１のコンパレータ２９ｂは、演算回路２３から入力される遅延制御信号と基準電圧（ハイレベル電圧Ｖ_ＯＨ及びローレベル電圧Ｖ_ＯＬ）とを比較し、比較結果を示す信号（基準電圧Ｖ_ＯＨ及びＶ_ＯＬを有する遅延制御信号）を３端子スイッチ回路２９ａの端子Ｐ２に出力する。第２のコンパレータ２９ｃは、３端子スイッチ回路２９ａの端子Ｐ３を介して外部（他の位相調整回路）から入力される遅延制御信号と基準電圧（ハイレベル電圧Ｖ_ＯＨ及びローレベル電圧Ｖ_ＯＬ）とを比較し、比較結果を示す信号（基準電圧Ｖ_ＯＨ及びＶ_ＯＬを有する遅延制御信号）を演算回路２３に出力する。Ｄ型フリップフロップ２９ｄは、演算回路２３から出力される遅延制御信号をＤ端子の入力とすると共に、分周回路３０から出力される分周信号をクロック端子の入力とし、分周信号に同期して遅延制御信号をＱ端子から第２の遅延回路２７に出力する。

分周回路（同期信号発生回路）３０は、基準信号発生回路１０から入力される基準信号を分周することにより、所定周波数の分周信号（同期信号）を生成し、当該分周信号を調停回路２９におけるＤ型フリップフロップ回路２９ｄのクロック端子に出力する。

また、位相比較回路２２及び演算回路２３におけるマスタ／スレーブ設定機能とは、外部から入力されるマスタ／スレーブ設定信号に応じて、その動作モードが切り替わる機能である。具体的には、位相比較回路２２は、マスタ設定を示すマスタ／スレーブ設定信号が入力された場合、マスタモードに切り替わり、ＤＵＴ出力信号と比較用信号との位相差を検出し、当該位相差に相当する位相差信号を出力し、スレーブ設定を示すマスタ／スレーブ設定信号が入力された場合は、スレーブモードに切り替わり、上記位相差信号の出力を停止する。

演算回路２３は、マスタ設定を示すマスタ／スレーブ設定信号が入力された場合、マスタモードに切り替わり、位相比較回路２２から入力される位相差信号を基に遅延制御量を算出し（ここで校正データが入力されている場合は校正データも積算する）、当該遅延制御量を示す遅延制御信号を第１の遅延回路２４と、調停回路２９における第１のコンパレータ２９ｂ及びＤ型フリップフロップ回路２９ｄに出力する。また、演算回路２３は、スレーブ設定を示すマスタ／スレーブ設定信号が入力された場合、スレーブモードに切り替わり、調停回路２９から入力される遅延制御信号に、必要に応じて校正処理を行った後、調停回路２９における第１のコンパレータ２９ｂ及びＤ型フリップフロップ回路２９ｄに出力する。

図３は、図２に示す位相調整回路２０’をＤＵＴ２００におけるデータクロック信号ＤＣＫ及びデータ信号Ｄの出力ピンに対応して設けた場合の全体構成図である。なお、図３では、説明の便宜上、データクロック信号ＤＣＫに対応する位相調整回路の符号に「−１」を付し、データ信号Ｄに対応する位相調整回路の符号に「−２」を付している。この図３に示すように、位相調整回路２０’−１における調停回路２９−１の端子Ｐ１−１と、位相調整回路２０’−２における調停回路２９−２の端子Ｐ１−２とが接続されることになる。

以下、上記のように構成された半導体試験装置１’の動作について図３を参照して説明する。

まず、ＤＵＴ２００の試験を行う前に、データクロック信号ＤＣＫに対応する位相調整回路２０’−１とデータ信号Ｄに対応する位相調整回路２０’−２との内、一方をマスタに設定し、他方をスレーブに設定しておく必要がある。本実施形態では、データクロック信号ＤＣＫに対応する位相調整回路２０’−１をマスタに設定するものとする。つまり、位相調整回路２０’−１の位相比較回路２２−１、演算回路２３−１及び調停回路２９−１に、マスタ設定を示すマスタ／スレーブ設定信号を入力し、一方、位相調整回路２０’−２の位相比較回路２２−２、演算回路２３−２及び調停回路２９−２に、スレーブ設定を示すマスタ／スレーブ設定信号を入力する。

これにより、マスタである位相調整回路２０’−１の位相比較回路２２−１及び演算回路２３−１はマスタモードに切り替わり、調停回路２９−１における３端子スイッチ回路２９ａ−１では端子Ｐ１−１と端子Ｐ２−１とが接続される。一方、スレーブである位相調整回路２０’−２の位相比較回路２２−２及び演算回路２３−２はスレーブモードに切り替わり、調停回路２９−２における３端子スイッチ回路２９ａ−２では端子Ｐ１−２と端子Ｐ３−２とが接続される。これにて、試験前における半導体試験装置１’のマスタ／スレーブ設定は完了である。

続いて、ＤＵＴ２００の試験が開始され、ＤＵＴ２００からデータクロック信号ＤＣＫ及びデータ信号Ｄが出力された場合について説明する。マスタである位相調整回路２０’−１において、演算回路２３−１は位相比較回路２３−１から出力される位相差信号を基に遅延制御量を算出し、当該遅延制御量を示す遅延制御信号を第１の遅延回路２４−１及び調停回路２９−１に出力する。これにより、比較用信号発生回路２５−１から出力される比較用信号とデータクロック信号ＤＣＫとの位相差は一定に維持される。

また、調停回路２９−１に入力された遅延制御信号は、第１のコンパレータ２９ｂ−１及び３端子スイッチ回路２９ａ−１を介して、スレーブである位相調整回路２０’−２の調停回路２９−２に出力されると共に、Ｄ型フロップフロップ回路２９ｄ−１を介して（分周信号に同期して）第２の遅延回路２７−１に出力される。これにより、ストローブ発生回路２８−１から出力されるストローブ信号とデータクロック信号ＤＣＫとの位相差も一定に維持されることになる。ラッチ回路２６−１は、上記のように遅延制御されたストローブ信号に同期してデータクロック信号ＤＣＫをラッチし、当該ラッチ結果（ラッチ時のデータクロック信号ＤＣＫの状態）を示すＤＵＴ出力ラッチ信号を、不図示のパス／フェイル判定回路に出力する。

一方、スレーブである位相調整回路２０’−２において、調停回路２９−２は、マスタである位相調整回路２０’−１から入力された遅延制御信号を、３端子スイッチ回路２９ａ−２及び第２のコンパレータ２９ｃ−２を介して演算回路２３−２に出力する。演算回路２３−２は、調停回路２９−２から入力された（つまりマスタである位相調整回路２０’−１から取得した）遅延制御信号を、校正データが入力されている場合は校正データによって校正した後、調停回路２９−２に出力する。そして、調停回路２９−２に入力された遅延制御信号は、Ｄ型フロップフロップ回路２９ｄ−２を介して（分周信号に同期して）第２の遅延回路２７−２に出力される。

これにより、ストローブ発生回路２８−２から出力されるストローブ信号とデータ信号Ｄとの位相差は、マスタ側と同一の遅延制御量によって一定に維持されることになる。ラッチ回路２６−２は、上記のように遅延制御されたストローブ信号に同期してデータ信号Ｄをラッチし、当該ラッチ結果（ラッチ時のデータ信号Ｄの状態）を示すＤＵＴ出力ラッチ信号を、不図示のパス／フェイル判定回路に出力する。

このように、スレーブである位相調整回路２０’−２では、遅延制御量の算出処理（ＤＬＬ動作）は行われず、マスタである位相調整回路２０’−１から取得した遅延制御信号が第２の遅延回路２７−２にて使用されることになる。ここで、マスタ側の第２の遅延回路２７−１への遅延制御信号の出力と、スレーブ側の第２の遅延回路２７−２への遅延制御信号の出力は、両者とも共通の基準信号から生成した分周信号に同期したタイミングで行われるため、同一の遅延制御量が同じタイミングで、マスタ側の第２の遅延回路２７−１とスレーブ側の第２の遅延回路２７−２に反映されることになる。すなわち、データクロック信号ＤＣＫに対するストローブ信号の遅延量と、データ信号Ｄに対するストローブ信号の遅延量は常に一定且つ同一になるように維持され、その結果、データクロック信号ＤＣＫとデータ信号Ｄとの位相差は常に一定になるように維持されることになる。

このように、応用例における半導体試験装置１’では、データクロック信号ＤＣＫとデータ信号Ｄとの位相差は常に一定になるように維持されるため、ソースシンクロナスを達成することができ、従来のように、データ信号Ｄをデータクロック信号ＤＣＫに同期してラッチすることにより波形整形を行う必要はない。

また、応用例における半導体試験装置１’の構成によっても、（１）高速なＤＵＴ２００に対応可能であり、（２）ＤＵＴ２００の出力タイミングの変動に影響されず、（３）ピン配置に制約のない高い汎用性を有する（マスタかスレーブかを設定するだけで良い）という効果を得ることができる。

なお、上記実施形態では、同期信号発生回路として分周回路を用いたが、これに限定されず、同期信号発生回路の目的は、基準信号発生回路から出力される基準信号に同期した異なる周波数の信号を発生することなので、この目的を達成できる同一機能を有する回路、例えばＰＬＬ(Phase Locked Loop)回路等を用いても良い。

また、位相比較回路として、ＣＤＲ(Clock Data Recovery)に対応可能な構成を備えるもの（一般的にBang-Bang型と呼ばれるもの）を使用することにより、データ信号にデータクロック信号が重畳されているような（クロックエンベティッド）伝送方式を採用するＤＵＴであっても、問題なく対応（試験）することが可能であり、さらに高い汎用性を備えることができる。

また、上記実施形態では、ＤＵＴとしてメモリデバイスを想定して説明したが、これに限らず、１本のクロック信号に同期して複数のデータ信号が出力され、ソースシンクロナス動作が要求されるＤＵＴであれば、本発明を適用することが可能である。

本発明の一実施形態に係る半導体試験装置１の構成図である。本発明の一実施形態に係る半導体試験装置１の応用例である半導体試験装置１’の第１構成図である。本発明の一実施形態に係る半導体試験装置１の応用例である半導体試験装置１’の第２構成図である。従来の半導体試験装置１００の構成図である。

符号の説明

１、１’…半導体試験装置、１０…基準信号発生回路、２０、２０’ …位相調整回路、２１…コンパレータ、２２…位相比較回路、２３…演算回路、２４…第１の遅延回路、２５…比較用信号発生回路、２６…ラッチ回路、２７…第２の遅延回路、２８…ストローブ発生回路、２９…調停回路、３０…分周回路、２００…ＤＵＴ

Claims

被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの良否判定試験を行う半導体試験装置であって、
基準信号を発生する基準信号発生回路と、
前記被試験デバイスの出力ピンの各々に対応して設けられた位相調整回路と、を具備し、
前記位相調整回路の各々は、
前記基準信号を基に比較用信号を発生する比較用信号発生回路と、
前記基準信号を基にストローブ信号を発生するストローブ発生回路と、
前記比較用信号を遅延制御信号に応じて遅延させる第１の遅延回路と、
前記ストローブ信号を遅延制御信号に応じて遅延させる第２の遅延回路と、
対応する前記出力ピンから得られるデバイス出力信号と、前記第１の遅延回路から出力される比較用信号との位相差を検出し、当該位相差を示す位相差信号を出力する位相比較回路と、
前記デバイス出力信号を、前記第２の遅延回路から出力されるストローブ信号に同期してラッチするラッチ回路と、
前記位相差信号を基に、前記デバイス出力信号と前記比較用信号との位相差が一定となるような遅延制御量を算出し、当該遅延制御量を示す前記遅延制御信号を前記第１の遅延回路及び前記第２の遅延回路に出力する演算回路と、
マスタかスレーブかを設定するためのマスタ／スレーブ設定信号を入力とし、
前記基準信号に同期した異なる周波数の同期信号を発生する同期信号発生回路と、
前記マスタに設定するためのマスタ／スレーブ設定信号が入力された場合、前記演算回路にて算出された遅延制御信号を他の位相調整回路に出力すると共に、前記同期信号に同期して前記第２の遅延回路に出力する一方、前記スレーブに設定するためのマスタ／スレーブ信号が入力された場合、他の位相調整回路から入力される遅延制御信号を前記演算回路に出力すると共に、前記演算回路から入力される前記他の位相調整回路の遅延制御信号を前記同期信号に同期して前記第２の遅延回路に出力する調停回路と、
を備え、
前記位相比較回路は、前記マスタに設定するためのマスタ／スレーブ設定信号が入力された場合、前記デバイス出力信号と、前記第１の遅延回路から出力される比較用信号との位相差を検出し、当該位相差を示す位相差信号を出力する一方、前記スレーブに設定するためのマスタ／スレーブ信号が入力された場合、前記位相差信号の出力を停止し、
前記演算回路は、前記マスタに設定するためのマスタ／スレーブ設定信号が入力された場合、前記位相差信号を基に前記遅延制御量を算出し、当該遅延制御量を示す前記遅延制御信号を前記調停回路及び前記第１の遅延回路に出力する一方、前記スレーブに設定するためのマスタ／スレーブ信号が入力された場合、前記調停回路から入力される他の位相調整回路の遅延制御信号に必要に応じて校正処理を行った後、前記調停回路に出力する、
ことを特徴とする半導体試験装置。
前記演算回路は、前記位相差信号を積算することにより前記遅延制御量を算出することを特徴とする請求項１記載の半導体試験装置。
前記被試験デバイスが、データクロック信号と当該データクロック信号と同期したデータ信号を前記デバイス出力信号として出力する場合において、前記データクロック信号の出力ピンに対応する位相調整回路を前記マスタに設定し、前記データ信号の出力ピンに対応する位相調整回路を前記スレーブに設定することを特徴とする請求項１または２記載の半導体試験装置。