JP2002084186A

JP2002084186A - タイミング信号発生回路、及び、それを備えた半導体検査装置

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Publication number: JP2002084186A
Application number: JP2000271734A
Authority: JP
Inventors: Yasutaka Tsuruki; 康隆鶴木
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2000-09-07
Filing date: 2000-09-07
Publication date: 2002-03-22
Anticipated expiration: 2020-09-07
Also published as: US20020027431A1; JP4310036B2; US6768360B2

Abstract

(57)【要約】【課題】フェーズロック状態を保持しつつ、動作中に
高分解能で遅延量を変化させることができる技術の提
供。【解決手段】ディレーコードで指定された遅延量だけ
入力クロック信号に対して遅延したタイミング信号を出
力する可変遅延回路２０と、タイミング信号と入力クロ
ック信号との位相差を検出し、検出信号を出力する位相
差検出器３０と、その検出信号の波形を平滑化した電圧
信号を生成し、当該電圧信号を可変遅延回路へ帰還させ
るループフィルタ４０とにより構成された負帰還ループ
１を有し、さらに、検出信号のうち、遅延量を変化させ
たことにより生じた位相差分に相当する部分を相殺する
ための反転検出信号を、ディレーコードから生成するキ
ャンセル部５０としてＤ／Ａ変換器を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＩＣテスト
システムのような電子機器に使用して好適な、高分解能
のタイミング信号を発生するタイミング信号発生回路に
関する。

【０００２】

【従来の技術】従来技術のタイミング信号発生回路の一
例が、文献１：「特開平５−１３６６６４号公報」に開
示されている。ここで、図６を参照して、上記文献１に
開示のタイミング信号発生回路につき第一の従来例とし
て簡単に説明する。図６は第一の従来例のタイミング発
生回路の構成を説明するための回路図である。

【０００３】図６に示すように、このタイミング信号発
生回路は、ｐチャネルＦＥＴ２０１とｎチャネルＦＥＴ
２０２とにより構成されたＣＭＯＳを備えている。そし
て、このＣＯＭＳのゲートは入力端子２０８に接続さ
れ、ＣＭＯＳのドレインは出力端子２０７に接続されて
いる。また、ＦＥＴ２０１のソースは、抵抗値がそれぞ
れＲ_０、Ｒ_１、Ｒ_２、…のスイッチ可能なｎチャネルＦ
ＥＴよりなる抵抗素子２０４を通じて、負の電源端子２
０５に接続されている。

【０００４】このように一つの遅延回路としてその抵抗
素子を多数対設けたことにより、多くの遅延量を設定冴
えることができる、これを多段遅延回路の一段として構
成する頃により、少ない遅延段数で多数の遅延量を設定
することができる。これにより、ばらつきの少ない高い
分解能の遅延量を得ることができる。

【０００５】また、従来技術のタイミング信号発生回路
の他の一例が、文献２：「特開平８−５１３４６号公
報」及び文献３：「米国特許第５４９１６７３号」に開
示されている。ここで、図７を参照して、上記文献２及
び３に開示のタイミング信号発生回路につき第二の従来
例として簡単に説明する。図７は、第二の従来例のタイ
ミング信号発生回路の構成を説明するための回路図であ
る。図７に示すように、このタイミング信号発生回路
は、可変遅延回路１２０、位相比較器１４０、帰還回路
１５０、同期型遅延回路１１０及びセレクタ回路１３０
により構成されている。

【０００６】この可変遅延回路１２０は、互いに直列に
接続されたｍ（ｍは２以上の整数）段の可変遅延素子５
２₁〜５２_mからなる。各可変遅延素子は、それぞれ、ク
ロック周期をｍ等分した微小遅延を発生する。また、位
相比較器１４０は、これら全可変遅延素子分の遅延量、
すなわち、最終段の可変遅延素子５２_mの出力（ｅ１）
と、クロック信号（ｅ２）との位相差を比較する。そし
て、その位相差を電圧信号として出力する。

【０００７】また、帰還回路１５０は、位相比較器１４
０から出力された電圧信号を各可変遅延素子へフィード
バックする。そして、このフィードバックにより、全可
変遅延素子分の遅延量とクロック周期とを一致させたフ
ェーズロック状態が保持される。すなわち、この可変遅
延回路１２０、位相比較器１４０及び帰還回路１５０に
よって、位相同期ループ１００が構成されている。ま
た、同期型遅延回路１１０は、遅延データ（ディレーコ
ード）の上位桁に基づいて、クロック周期の整数倍の長
い遅延時間の出力信号を生成する。

【０００８】また、セレクタ回路１３０は、各可変遅延
素子５２₁〜５２_mごとに設けられたＡＮＤ回路５４₁〜
５４_mを有する。各ＡＮＤ回路には、それぞれ、可変遅
延素子の出力と、遅延データ（ディレーコード）の下位
桁からデコーダ１６０により生成されたビットごとの選
択信号ｓと、同期型遅延回路１１０からの出力信号とが
入力される。各ＡＮＤ回路５４₁〜５４_mの出力は、ＯＲ
回路５８へ入力される。そして、このＯＲ回路５８の出
力が、タイミング信号として出力される。

【０００９】このようにして、セレクタ回路１３０は、
デコーダ１６０により生成された選択信号に基づいて、
可変遅延回路１２０のいずれかの可変遅延素子５２から
の微小遅延を選択してタイミング信号として出力する。

【００１０】そして、上述した従来例のタイミング信号
発生回路は、位相同期ループ回路部１００の負帰還ルー
プにより、遅延変動を抑制してタイミング精度の低下を
防いでいる。このため、このタイミング信号発生回路
は、各可変遅延素子５２₁〜５２_mの電源電圧をコントロ
ールするＣＭＯＳ等のＩＣが温度変動や電源電圧変動な
どの外乱を受けた場合にも、高精度のタイミング信号を
発生することができる点で優れている。

【００１１】さらに、このタイミング信号発生回路にお
いては、可変遅延素子１２０の各可変遅延素子５２₁〜
５２_mが、精度の高いクロック信号に同期して常に動作
している。その結果、可変遅延回路１２０の自己発熱量
は、時間変動せずに安定している。このため、位相同期
ループ回路部１００の負帰還ループは、外乱にのみ対応
できれば良く、高速の応答特性は要求されない。

【００１２】

【発明が解決しようとする課題】ところで、タイミング
信号のクロック信号に対する遅延量は、必要に応じて変
更される。その場合、タイミング信号発生回路を動作さ
せたままで、かつ、例えば数ｐｓ（ピコ秒）程度の高分
解能で遅延量を変更することが望まれる。

【００１３】しかしながら、上述の文献１記載のタイミ
ング信号発生回路においては、動作中に遅延量を変更す
ると、この変更による位相変化分までもが位相差比較器
よって検出されてしまう。そして、位相差比較器から出
力される電圧信号のうち、動作中の遅延量の変更（以
下、「オン・ザ・フライ（ｏｎ−ｔｈｅ−ｆｌｙ）」と
も表記する。）による変化分が可変遅延素子へ帰還され
ると、フェーズロックが外れてタイミング誤差が生じ得
る。

【００１４】一方、上述の文献２及び３記載のタイミン
グ信号発生回路においては、各可変遅延素子５２が最低
ゲート一段分の遅延となるため、可変遅延量が数１００
ｐｓ程度の粗分解能となってしまう。このため、例えば
数ｐｓ程度の高分解能を得ることは困難であった。この
ように、従来のタイミング信号発生回路には、技術的に
改良の余地があった。

【００１５】本発明は、上述に事情にかんがみなされた
ものであり、フェーズロック状態を保持しつつ、動作中
に高分解能で遅延量を変化させることができるタイミン
グ信号発生回路の提供を目的とする。

【００１６】

【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１に係るタイミング信号発生回路に
よれば、フェーズロック状態を保持するための負帰還ル
ープを有し、当該負帰還ループを、ディレーコードで指
定された遅延量だけ、入力クロック信号に対して遅延し
たタイミング信号を出力する可変遅延回路と、タイミン
グ信号と入力クロック信号との位相差を検出し、検出信
号を出力する位相差検出器と、その検出信号の波形を平
滑化した電圧信号を生成し、当該電圧信号を可変遅延回
路へ帰還させるループフィルタとにより構成したタイミ
ング信号発生回路であって、検出信号のうち、遅延量を
変化させたことにより生じた位相差分に相当する部分を
相殺するための反転検出信号を、ディレーコードから生
成するキャンセル部を備えた構成としてある。

【００１７】このように、本発明のタイミング信号発生
回路によれば、負帰還ループを構成して外乱等によるタ
イミング誤差の発生を防ぎつつ、キャンセル部で反転信
号を生成してオン・ザ・フライによる検出信号を相殺す
る。その結果、この負帰還ループにおいては、オン・ザ
・フライによる電圧信号は、可変遅延回路へ帰還されな
い。このため、本発明においては、動作中に遅延量を変
更する場合においても、フェーズロックが外れてタイミ
ング誤差が生じることを防ぐことができる。これによ
り、安定して高精度なタイミング信号を発生することが
できる。

【００１８】また、動作中の遅延量はディレーコードに
より指示される。このため、キャンセル部では、そのデ
ィレーコードの指示に基づいて、反転検出信号を生成す
る。例えば、ディレーコードの各ビット値をデコードし
てビットごとの信号を生成し、これら信号をアナログ信
号にして用いることが好適である。

【００１９】また、請求項２記載の発明によれば、反転
検出信号と合成した検出信号を、ループフィルタに入力
した構成としてある。このように、オン・ザ・フライに
よる検出信号分を相殺するにあたり、ループフィルタに
入力前に、検出信号と反転検出信号とを合成すれば、容
易に合成を行うことができる。

【００２０】また、請求項３記載の発明によれば、キャ
ンセル部を、デジタル・アナログ変換器（以下、「Ｄ／
Ａ変換器」とも表記する。）により構成している。この
ように、キャンセル部をＤ／Ａ変換器により構成すれ
ば、ディレーコードから反転検出信号を容易に生成する
ことができる。

【００２１】また、請求項４記載の発明によれば、位相
差検出器へ入力されるタイミング信号をＮ（Ｎは、２以
上の整数）分周する第一分周器と、位相検出器へ入力さ
れる入力クロック信号をＮ分周する第二分周器と、キャ
ンセル部へディレーコードを、Ｎ分周ごとに入力するス
イッチング部とを備えた構成としてある。

【００２２】このように、第一及び第二分周器を設けれ
ば、位相差検出器へ入力される分周後のタイミング信号
及び入力信号の周波数を低くすることができる。その結
果、位相差検出器に要求される周波数特性を低くするこ
とができる。このため、位相差検出器として、周波数特
性が低いものを使用することができる。その結果、本発
明のタイミング信号発生回路の低価格化を図ることがで
きる。

【００２３】なお、第一及び第二分周器を設けた場合、
位相差検出器は、分周された信号どうしの位相差を検出
することになる。このため、スイッチング部を設けて、
キャンセル部も分周に対応させている。

【００２４】また、請求項５記載の発明によれば、負帰
還ループにおいて、ループフィルタから出力された電圧
信号をアナログ・デジタル変換するアナログ・デジタル
変換器（以下、「Ａ／Ｄ変換器」とも表記する。）を備
え、当該アナログ・デジタル変換器の出力を、ディレー
コードと合成して可変遅延回路へ帰還させる構成として
ある。

【００２５】このように、負帰還ループの電圧信号をデ
ィレーコードと合成して可変遅延回路へ帰還させれば、
ディレーコードを、フィードバック成分を含んだものと
することができる。その結果、合成後のディレーコード
により、負帰還フィードバックを実現して、フェーズロ
ックを保持することができる。なお、ループフィルタか
ら出力される電圧信号は、アナログ信号である。これに
対して、ディレーコードは、デジタル信号である。そこ
で、電圧信号をＡ／Ｄ変換器によりデジタル信号に変換
してから、電圧信号とディレーコードとの合成を行って
いる。

【００２６】また、この発明の請求項６記載の半導体検
査装置によれば、半導体集積回路検査用のタイミング波
形を生成するために、テストパターン発生器で生成され
たパターン信号と合成されるタイミング信号を発生させ
るタイミング信号発生回路を備えた半導体検査装置であ
って、タイミング信号発生回路として、請求項１〜５の
いずれかに記載のタイミング信号発生回路を備えた構成
としてある。

【００２７】このように、本発明の半導体検査装置によ
れば、タイミング信号発生回路として、請求項１〜５記
載のタイミング信号発生回路を備えている。このタイミ
ング信号発生回路は、動作中に遅延量を変更する場合に
おいても、フェーズロックが外れてタイミング誤差が生
じることを防ぎ、安定して高精度なタイミング信号を発
生することができる。その結果、このタイミング信号と
パターン信号とを合成してタイミング波形を生成し、そ
れを用いて検査を行うことにより、検査の信頼性の向上
を図ることができる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。［第１実施形態］まず、図１を参照して、本発明のタイ
ミング信号発生回路の第一実施形態について説明する。
図１は、第一実施形態のタイミング信号発生回路の構成
を説明するためのブロック回路図である。図１に示すよ
うに、このタイミング信号発生回路は、カウンタ１０、
負帰還ループ１及びキャンセル部５０により構成されて
いる。

【００２９】このカウンタ１０は、上述した従来の同期
型遅延回路１１０と同じ構成を有する。そして、このカ
ウンタ１０は、ディレーコードに応じて基本クロック信
号の整数倍の周期の入力クロック信号を生成し、負帰還
ループ１へ出力する。

【００３０】また、負帰還ループ１は、フェーズロック
状態を保持するために、可変遅延回路２０、位相差検出
器３０及びループフィルタ４０により構成されている。
この可変遅延回路２０（図１中「ＶＤ」と表記。）に
は、カウンタ１０から入力クロック信号が入力される。
そして、この可変遅延回路２０は、ディレーコードで指
定された遅延量だけ、入力クロック信号に対して遅延し
たタイミング信号を出力する。本実施形態では可変遅延
回路２０を、図６に示した第一従来例の可変遅延回路と
同様に構成してある。

【００３１】また、位相検出器３０（図１中、「ＰＤ」
と表記。）は、上述した従来例の位相比較器１４０と同
様の構成を有する。そして、この位相検出器３０には、
カウンタ１０から入力信号が入力されるとともに、可変
遅延回路２０からタイミング信号が入力される。そし
て、この位相検出器３０は、タイミング信号と入力クロ
ック信号との位相差を検出し、その検出結果を電圧波形
（図３において「位相差」で示すタイムチャートの波
形）で表した検出信号を出力する。

【００３２】また、ループフィルタ４０は、上述した従
来例の帰還回路１５０と同様の構成を有する。そして、
このループフィルタ４０は、位相検出器３０から出力さ
れた検出信号の波形を平滑化した電圧信号を生成する。
この平滑化にあたっては、使用するローパスフィルタ
（図示せず）の周波数特性によって、負帰還ループの周
波数特性が決定される。

【００３３】そして、本実施形態では、この電圧信号を
可変遅延回路２０の電源電圧コントロールへ印加する。
本実施形態では、上述した従来例と同様に、可変遅延回
路２０の遅延を発生する各可変遅延素子（図７参照。）
は、例えばＣＭＯＳにより構成されている。そして、こ
のＣＭＯＳに印加する電圧を制御することにより、従来
例同様、各可変遅延素子の遅延量が制御される。

【００３４】また、本実施形態のタイミング信号発生回
路においては、キャンセル部５０をＤ／Ａ変換器により
構成している。そして、このＤ／Ａ変換器５０により、
ディレーコードから反転検出信号を生成する。なお、こ
のＤ／Ａ変換器５０としては、従来公知の任意好適なも
のを用いることができる。

【００３５】ここで、図２に、本実施形態のタイミング
信号発生回路における負帰還ループを説明するための概
念図を示す。そして、図２においては、可変遅延回路を
「ＶＤ」、位相差検出器を「Ｋ_PD」、ループフィルタを
「Ａ（ｓ）」、キャンセル部を「Ｋ_DA」と表す。そし
て、入力クロック信号をθr、ディレーコードをθcod
e、可変遅延回路へ帰還される電圧信号をθvと表す。

【００３６】すると、これらの間には、下記の（１）式
で与えられる関係が成り立つ。（θr−θv＋θcode）Ｋ_PDＡ（ｓ）−θcodeＫ_DAＡ（ｓ）＝θv…（１）さらに、キャンセル部の反転検出信号により、オン・ザ
・フライによる位相差検出器の検出信号を相殺するた
め、Ｋ_PD＝Ｋ_DAとすれば、下記の（２）式が得られる。（θr−θv）Ｋ_PDＡ（ｓ）＝θv…（２）そして、上記の（２）式を変形して、下記の（３）式が
得られる。（θv／θr）＝（Ｋ_PDＡ（ｓ））／（１＋Ｋ_PDＡ（ｓ））…（３）したがって、上記の（３）式に示すように、この負帰還
ループは、ディレーコードの変更に関係なく、フェーズ
ロックを保持することができる。

【００３７】次に、図３を参照して、本実施形態のタイ
ミング信号発生回路の動作例として、動作中にディレー
コードが「０」から「１」、「２」、「３」と順次に変
化するオン・ザ・フライの場合について説明する。図３
は、本実施形態のタイミング信号発生回路の動作例を説
明するためのタイミングチャートである。図３に示す例
では、カウンタ１０は、基本クロック信号から、周期λ
の入力クロック信号を生成する。そして、ディレーコー
ドが「０」の場合には、この入力クロック信号と同期し
たタイミング信号が、可変遅延回路２０より出力され
る。

【００３８】そして、ディレーコードが、「１」となっ
た場合には、この入力クロック信号に対して位相差ΔΦ
１だけ遅延したタイミング信号が、可変遅延回路部２０
より出力される。その結果、位相差検出器３０は、この
位相差ΔΦ１を検出した検出信号を出力する。この検出
信号は、ループフィルタにおいて平滑化されて、時刻Ｔ
２〜Ｔ３の間のｖ１の電圧信号となる。

【００３９】このｖ１の電圧信号がそのまま可変遅延回
路２０へ帰還されると、過剰なフィードバックとなる。
その結果、外乱などによる可変遅延回路の遅延のずれが
実際には無いにも拘わらず、可変遅延回路の遅延量が変
化してしまう。このため、フェーズロックが外れて、タ
イミング信号に誤差が生じてしまう事態が生じ得る。

【００４０】そこで、本実施形態では、キャンセル部５
０のＤ／Ａ変換器により、ディレーコード「１」に基づ
いて反転検出信号を生成する。この反転検出信号は、平
滑化されると、図３に示すように、時刻Ｔ２〜Ｔ３の−
ｖ１の電圧信号に相当する。そして、この反転検出信号
と検出信号とを合成してループフィルタ４０へ入力す
る。

【００４１】これは、オン・ザ・フライを検出した検出
信号を平滑化したｖ１の電圧信号（図３のループフィル
タ出力のＰＤ出力分）と、反転検出信号の−ｖ１の電圧
信号（図３のループフィルタ出力のＤＡ出力分）とを相
殺することに相当する。その結果、キャンセル済みのル
ープフィルタ出力は、図３に示すように、オン・ザ・フ
ライによる電圧信号値の変動の無いものとなる。

【００４２】続いて、ディレーコードが、「２」となっ
た場合には、この入力クロック信号に対して位相差ΔΦ
２だけ遅延したタイミング信号が、可変遅延回路部２０
より出力される。その結果、位相差検出器３０は、この
位相差ΔΦ２を検出した検出信号を出力する。この検出
信号は、ループフィルタにおいて平滑化されて、時刻Ｔ
３〜Ｔ４の間のｖ２の電圧信号となる。

【００４３】このｖ２の電圧信号がそのまま可変遅延回
路２０へ帰還されると、過剰なフィードバックとなる。
その結果、先に説明したディレーコード「１」の場合と
同様に、外乱などによる可変遅延回路の遅延のずれが実
際には無いにも拘わらず、可変遅延回路の遅延量が変化
してしまう。このため、このままではフェーズロックが
外れて、タイミング信号に誤差が生じてしまう事態が生
じ得る。

【００４４】そこで、本実施形態では、ディレーコード
「１」の場合と同様に、キャンセル部５０のＤ／Ａ変換
器により、ディレーコード「２」に基づいて反転検出信
号を生成する。この反転検出信号は、平滑化されると、
図３に示すように、時刻Ｔ３〜Ｔ４の−ｖ２の電圧信号
に相当する。そして、この反転検出信号と検出信号とを
合成してループフィルタ４０へ入力する。

【００４５】これは、ディレーコートを「２」に変更し
たことによるオン・ザ・フライを検出した検出信号を平
滑化したｖ２の電圧信号（図３のループフィルタ出力の
ＰＤ出力分）と、反転検出信号の−ｖ２の電圧信号（図
３のループフィルタ出力のＤＡ出力分）とを相殺するこ
とに相当する。その結果、キャンセル済みのループフィ
ルタ出力は、図３に示すように、オン・ザ・フライによ
る電圧信号値の変動の無いものとなる。

【００４６】さらに、ディレーコードが、「３」となっ
た場合にも、同様にして、位相差ΔΦ３だけ遅延したタ
イミング信号が出力される。そして、この検出信号を平
滑化すると、時刻Ｔ４〜Ｔ５の間のｖ３の電圧信号とな
る。一方、キャンセル部５０では、ディレーコード
「３」に基づいて、時刻Ｔ４〜Ｔ５の−ｖ３の電圧信号
に相当するような反転検出信号を生成する。

【００４７】そして、検出信号と変転検出信号とを合成
してループフィルタに入力することにより、オン・ザ・
フライを検出した検出信号のｖ３の電圧信号（図３のル
ープフィルタ出力のＰＤ出力分）と、反転検出信号の−
ｖ３の電圧信号（図３のループフィルタ出力ＤＡ出力
分）とを相殺したループフィルタ出力を得る。したがっ
て、キャンセル済みのループフィルタ出力は、図３に示
すように、オン・ザ・フライによる電圧信号値の変動の
無いものとなる。

【００４８】このように、本実施形態のタイミング信号
発信回路では、負帰還ループ１を構成して外乱等による
タイミング誤差の発生を防ぎつつ、キャンセル部５０で
反転信号を生成してオン・ザ・フライによる検出信号を
相殺する。その結果、動作中に遅延量を変更する場合に
おいても、フェーズロックが外れてタイミング誤差が生
じることを防ぐことができる。これにより、安定して高
精度なタイミング信号を発生することができる。

【００４９】さらに、このタイミング信号発生回路を用
いて半導体検査装置を構成することもできる。すなわ
ち、半導体検査装置（ＩＣテスタ）は、検査用のテスト
パターンを半導体集積回路へ印加するためのタイミング
波形を生成する。このタイミング波形は、テストパター
ン発生器で生成されたパターン信号と、タイミング信号
発生回路で発生したタイミング信号とを合成して生成さ
れる。したがって、本実施形態のタイミング信号発生器
を用いれば、安定して高精度なタイミング信号を高分解
能で発生することができるので、この半導体検査装置に
よる検査の信頼性の向上を図ることができる。

【００５０】［第二実施形態］次に、図４を参照して、
本発明のタイミング信号発生回路の第二実施形態につい
て説明する。なお、第二実施形態では、第一実施形態と
同一の構成成分には同一の符号を付して、その詳細な説
明を省略する。

【００５１】図４は、第二実施形態のタイミング信号発
生回路の構成を説明するためのブロック回路図である。
図４に示すように、第二実施形態のタイミング信号発生
回路は、負帰還ループ１ａに、第一分周器６０と第二分
周器７０とを設けている。この第一分周器６０は、位相
差検出器３０へ入力されるタイミング信号をＮ（Ｎは、
２以上の整数）分周する。また、第二分周器７０は、位
相検出器３０へ入力される入力クロック信号をＮ分周す
る。

【００５２】したがって、位相検出器３０には、それぞ
れＮ分周されて周波数の低くなった入力クロック信号と
タイミング信号とが入力される。このため、位相差検出
器３０に要求される周波数特性を低くすることができる
ので、位相差検出器３０として、周波数特性が低い廉価
なものも使用することができる。

【００５３】ところで、第一及び第二分周器６０及び７
０を設けた場合、位相差検出器３０の出力する検出信号
は、分周された信号どうしの位相差に対応するものとな
る。このため、オン・ザ・フライによる検出信号分を相
殺するための、反転検出信号についても、分周に対応さ
せる必要がある。

【００５４】そこで、第二実施形態では、キャンセル部
５０へディレーコードをＮ分周ごとに入力するスイッチ
ング部８０を設けている。このスイッチング部８０は、
例えば、ディレーコードの各ビットと、第二分周器７０
の出力とが入力されるビットごとのＡＮＤ回路（図示せ
ず）により容易に構成することができる。そして、これ
らＡＮＤ回路の出力をキャンセル部５０へ入力すれば、
キャンセル部５０を分周に対応して動作させることがで
きる。

【００５５】［第三実施形態］次に、図５を参照して、
本発明のタイミング信号発生回路の第三実施形態につい
て説明する。なお、第三実施形態では、第一実施形態と
同一の構成成分には同一の符号を付して、その詳細な説
明を省略する。

【００５６】図５は、第三実施形態のタイミング信号発
生回路の構成を説明するためのブロック回路図である。
図５に示すように、第三実施形態のタイミング信号発生
回路では、ループフィルタ４０の出力を、ディレーコー
ドと合成して可変遅延回路２０へ帰還させている。

【００５７】このように、第三実施形態では、負帰還ル
ープ１ｂの電圧信号をディレーコードと合成して可変遅
延回路へ帰還させるので、ディレーコードを、フィード
バック成分を含んだものとすることができる。その結
果、合成後のディレーコードにより、負帰還フィードバ
ックを実現して、フェーズロックを保持することができ
る。

【００５８】ところで、ループフィルタ４０から出力さ
れる電圧信号は、アナログ信号である。これに対して、
ディレーコードは、デジタル信号である。そこで、第三
実施形態では、負帰還ループ１ｂにおいて、ループフィ
ルタ４０から出力された電圧信号をＡ／Ｄ変換器９０に
入力する。そして、Ａ／Ｄ変換器により電圧信号をデジ
タル信号に変換してから、電圧信号とディレーコードと
の合成を行っている。

【００５９】上述した実施の形態においては、本発明を
特定の条件で構成した例について説明したが、本発明は
種々の変更を行うことができる。例えば、上述した実施
の形態においては、可変遅延回路２０を、図６に示した
第一従来例の可変遅延回路と同様の構成とした例につい
て説明したが、本発明では、可変遅延回路の構成はこれ
に限定されるものではない。

【００６０】また、上述した実施形態では、ループフィ
ルタへ入力する前に、検出信号と反転検出信号とを合成
したが、この発明では、例えば、ループフィルタ入力後
に、検出信号と反転検出信号とを合成しても良い。ま
た、上述した第二及び第三実施形態のタイミング信号発
生回路も、第一実施形態と同様に、半導体検査装置に用
いて好適である。

【００６１】

【発明の効果】以上、詳細に説明したように、本発明の
タイミング信号発生回路によれば、負帰還ループを構成
して外乱等によるタイミング誤差の発生を防ぎつつ、キ
ャンセル部で反転信号を生成してオン・ザ・フライによ
る検出信号を相殺する。その結果、この負帰還ループに
おいては、オン・ザ・フライによる電圧信号は、可変遅
延回路へ帰還されない。このため、本発明においては、
動作中に高分解能で遅延量を変更する場合においても、
フェーズロックが外れてタイミング誤差が生じることを
防ぐことができる。これにより、安定して高精度なタイ
ミング信号を発生することができる。

【００６２】また、本発明の半導体検査装置によれば、
タイミング信号発生回路として、請求項１〜５記載のタ
イミング信号発生回路を備えている。このタイミング信
号発生回路は、動作中に遅延量を変更する場合において
も、フェーズロックが外れてタイミング誤差が生じるこ
とを防ぎ、安定して高精度なタイミング信号を発生する
ことができる。その結果、このタイミング信号とパター
ン信号とを合成してタイミング波形を生成し、それを用
いて検査を行うことにより、検査の信頼性の向上を図る
ことができる。

【図面の簡単な説明】

【図１】第一実施形態のタイミング信号発生回路の構成
を説明するためのブロック回路図である。

【図２】第一実施形態のタイミング信号発生回路におけ
る負帰還ループを説明するための概念図である。

【図３】第一実施形態のタイミング信号発生回路の動作
を説明するためのタイミングチャートである。

【図４】第二実施形態のタイミング信号発生回路の構成
を説明するためのブロック回路図である。

【図５】第三実施形態のタイミング信号発生回路の構成
を説明するためのブロック回路図である。

【図６】第１の従来例のタイミング信号発生回路の構成
を説明するための回路図である。

【図７】第２の従来例のタイミング信号発生回路の構成
を説明するための回路図である。

【符号の説明】

１、１ａ、１ｂ負帰還ループ１０カウンタ２０可変遅延回路３０位相差検出器４０ループフィルタ５０Ｄ／Ａ変換器６０、７０分周器８０スイッチング部９０Ａ／Ｄ変換器

Claims

【特許請求の範囲】

【請求項１】フェーズロック状態を保持するための負帰
還ループを有し、当該負帰還ループを、ディレーコードで指定された遅延量だけ、入力クロック
信号に対して遅延したタイミング信号を出力する可変遅
延回路と、前記タイミング信号と前記入力クロック信号との位相差
を検出し、検出信号を出力する位相差検出器と、前記検出信号の波形を平滑化した電圧信号を生成し、当
該電圧信号を前記可変遅延回路へ帰還させるループフィ
ルタとにより構成したタイミング信号発生回路であっ
て、前記検出信号のうち、前記遅延量を変化させたことによ
り生じた位相差分に相当する部分を相殺するための反転
検出信号を前記ディレーコードから生成する、キャンセ
ル部を備えてなることを特徴とするタイミング信号発生
回路。
【請求項２】前記反転検出信号と合成した前記検出信
号を、前記ループフィルタに入力したことを特徴とする
請求項１記載のタイミング信号発生回路。
【請求項３】前記キャンセル部を、デジタル・アナロ
グ変換器により構成したことを特徴とする請求項１又は
２記載のタイミング信号発生回路。
【請求項４】前記位相差検出器へ入力される前記タイ
ミング信号をＮ（Ｎは、２以上の整数）分周する第一分
周器と、前記位相検出器へ入力される前記入力クロック信号をＮ
分周する第二分周器と、前記キャンセル部へ前記ディレーコードを、前記Ｎ分周
ごとに入力するスイッチング部とを備えなることを特徴
とする請求項１、２又は３記載のタイミング信号発生回
路。
【請求項５】前記負帰還ループにおいて、前記ループ
フィルタから出力された前記電圧信号をアナログ・デジ
タル変換するアナログ・デジタル変換器を備え、当該アナログ・デジタル変換器の出力を、前記ディレー
コードと合成して前記可変遅延回路へ帰還させてなるこ
とを特徴とする請求項１、２、３又は４記載のタイミン
グ信号発生回路。
【請求項６】半導体集積回路検査用のタイミング波形
を生成するために、テストパターン発生器で生成された
パターン信号と合成されるタイミング信号を発生させる
タイミング信号発生回路を備えた半導体検査装置であっ
て、前記タイミング信号発生回路として、請求項１〜５のい
ずれかに記載のタイミング信号発生回路を備えたことを
特徴とする半導体検査装置。