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KR100808592B1 - 지연 고정 루프 회로 - Google Patents

지연 고정 루프 회로 Download PDF

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KR100808592B1
KR100808592B1 KR1020060061571A KR20060061571A KR100808592B1 KR 100808592 B1 KR100808592 B1 KR 100808592B1 KR 1020060061571 A KR1020060061571 A KR 1020060061571A KR 20060061571 A KR20060061571 A KR 20060061571A KR 100808592 B1 KR100808592 B1 KR 100808592B1
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delay
signal
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송근수
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주식회사 하이닉스반도체
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Abstract

본 발명은 지연 고정 루프 회로에 관한 것으로, 테스트 모드 신호에 상응하여 제 1 딜레이부에서 출력되는 제 1 및 제 2 클럭 신호를 추가로 지연시키는 제 2 딜레이부를 듀티 에러 조정부 전단에 위치시킴으로써, 추가적인 지연 회로 및 제어 회로 없이 클럭 주기를 증가시켜 저주파에 대한 테스트가 가능한 지연 루프 회로를 제공하는 효과가 있다.

Description

지연 고정 루프 회로{A circuit for delay locked loop}
도 1은 종래 기술의 일 실시예에 따른 지연 고정 루프 회로에 대한 블록도.
도 2는 도 1의 제 1 딜레이 라인의 구성 및 동작을 설명하기 위한 블록도.
도 3은 본 발명의 일 실시예에 따른 지연 고정 루프 회로에 대한 블록도.
도 4는 도 3의 제 2 딜레이부의 구성 및 동작을 설명하기 위한 블록도.
본 발명은 지연 고정 루프 회로에 관한 것으로, 더욱 상세하게는, 저주파 테스트를 지원하는 지연 고정 루프 회로에 관한 것이다.
일반적으로, 지연 고정 루프(delay locked loop : 이하 'DLL'이라 함) 회로란 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되도록 내부 클럭을 지연시키는 회로이다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 외부 클럭과 내부 클럭 또는 외부 클럭과 데이터 간에 스큐(skew)가 발생하는데, 이러한 스큐를 줄이기 위해 DLL 회로가 사용된다.
종래의 DLL 회로는 도 1에 도시된 바와 같이, 버퍼(110), 제 1 딜레이부(120), 듀티 에러 조정부(130), 제 1 비교 신호 생성부(140), 및 제 2 비교 신호 생성부(150)를 포함한다.
여기서, 제 1 딜레이부(120)는 제 1 및 제 2 딜레이 라인(122, 124)을 포함하고 버퍼(110)로부터 입력되는 클럭 입력 신호(RCLK)를 지연시킨다.
그리고, 제 1 비교 신호 생성부(140)는 제 1 딜레이 모델부(142)와 제 1 위상 감지기(144)를 포함하고 제 1 딜레이부(120)에서 지연될 클럭 입력 신호(RCLK)의 지연량을 제어하기 위해 제 1 비교신호(CON1)를 출력한다.
그리고, 제 2 비교 신호 생성부(150)는 제 2 딜레이 모델부(152)와 제 2 위상 감지기(154)를 포함하고 제 1 딜레이부(120)에서 지연될 클럭 입력 신호(RCLK)의 지연량을 제어하기 위해 제 2 비교신호(CON2)를 출력한다.
도 1의 DLL 회로는 다음과 같이 동작한다.
동작 초기, 첫 번째 루프는, 외부 클럭 신호(CLK)가 버퍼(110)를 통해 클럭의 에지에서 활성화되어 제 1 딜레이 라인(122)과 듀티 에러 조정부(130)를 바이-패스하여 제 1 딜레이 모델부(142)를 거쳐 내부 클럭 간의 시간 차이를 보상하여 제 1 보상 클럭 신호(ICLK1)를 생성하고, 제 1 위상 감지기(144)에서 제 1 보상 클럭 신호(ICLK1)와 외부 클럭 신호(CLK)의 위상을 비교하여, 제 1 딜레이 라인(122)에서 지연시킬 지연량에 대한 제 1 비교 신호(CON1)를 생성한다.
다음, 두 번째 루프는, 상기 첫번째 루프와 독립적으로 외부 클럭 신호(CLK)가 버퍼(110)를 통해 클럭의 에지에서 활성화되어 제 2 딜레이 라인(124)과 듀티 에러 조정부(130)를 바이-패스하여 제 2 딜레이 모델부(152)를 거쳐 내부 클럭 간의 시간 차이를 보상하여 제 2 보상 클럭 신호(ICLK2)를 생성하고, 제 2 위상 감지 기(154)에서 제 2 보상 클럭 신호(ICKL2)와 외부 클럭 신호(CLK)의 위상을 비교하여, 제 2 딜레이 라인(124)에서 지연시킬 지연량에 대한 제 2 비교 신호(CON2)를 생성한다.
이와 같이, 두 번째 루프에서 제 1 딜레이부(120)의 모든 클럭의 락킹 과정이 끝나면, 제 1 딜레이 라인(122)와 제 2 딜레이 라인(124)에서 출력되는 제 1 클럭 신호(CLK1)와 제 2 클럭 신호(CLK2)는 라이징 에지가 일치하는 반면, 그들의 듀티(duty) 비는 서로 정반대가 된다.
이후부터 듀티 에러 조정부(130)는 제 1 클럭 신호(CLK1)와 제 2 클럭 신호(CLK2)의 상향 에지와 하향 에지에 대한 위상 혼합 동작을 진행하여 정확하게 50%의 듀티 비를 갖는 제 1 혼합 클럭 신호(CLK_OUT) 즉, 내부 클럭을 얻게 된다.
상술한 바와 같이, 종래의 DLL 회로는, 각 딜레이 라인이 독립적으로 락킹을 수행한 다음, 듀티 에러 보정을 시작할 때부터 제 1 클럭 신호(CLK1)와 제 2 클럭 신호(CLK2)의 라이징 에지는 일치한 상태가 된다. 따라서, 두 번째 피드백 루프에 존재하는 제 2 딜레이 모델부(152)와 제 2 위상 감지기(154)는 모두 오프(off)시키고, 대신 제 1 위상 감지기(144)로부터 출력되는 제 1 비교 신호(CON1)로 제 1 및 제 2 딜레이 라인(122, 124)을 제어한다.
도 2는 도 1의 제 1 딜레이 라인(122)의 구성 및 동작을 설명하기 위한 블록도이다.
도 2를 참조하면, 제 1 딜레이 라인(122)은, 다수의 유닛 딜레이 셀(unit delay cell : UDC)로 이루어진 상위 코오스 딜레이 라인(upper coarse delay line : UCDL)과 하위 코오스 딜레이 라인(lower coarse delay line : LCDL)이 파인 딜레이 유닛(fine delay unit : FDU)에 연결된 듀얼(dual) 코스 딜레이 라인으로 구성되어 있다.
제 1 딜레이 라인(122)의 동작을 살펴보면, 버퍼(120)로부터 입력되는 클럭 입력 신호(RCLK)는 각 코오스 딜레이 라인(UCDL, DCDL)을 통해 빠르게 듬성듬성 락킹이 진행되다가, 어느 정도 기준 클럭과 피드백 클럭이 근접하고 난 뒤에는, 파인 딜레이 유닛(FDU)의 미세한 튜닝을 이용하여 근본적인 지터(jitter)를 줄이는 동작을 한다.
즉, 상위 코오스 딜레이 라인(UCDL)과 하위 코오스 딜레이 라인(LCDL)은 버퍼(210)로부터 출력되는 클럭 입력 신호(RCLK)를 입력받아 각각 소정 시간씩 지연시킨 제 1 및 제 2 중간 클럭 신호(IN1, IN2)를 파인 딜레이 유닛(FDU)으로 출력한다. 그 후, 파인 딜레이 유닛(FDU)은 각 코오스 딜레이 라인(UCDL, LCDL)으로부터 출력되는 제 1 및 제 2 중간 클럭 신호(IN1, IN2)를 가중치(K)에 따라 혼합하여 제 1 클럭 신호(CLK1)를 출력한다.
이와 같이, 종래의 DLL 회로는 지연 가능한 최대 지연 시간과 최소 지연 시간 즉, DLL 회로가 정상적으로 동기 동작할 수 있는 최고 주파수와 최저 주파수의 범위가 제 1 딜레이부(120)의 각 딜레이 라인(122, 124)에서 지연시킬 수 있는 최소 지연 시간과 최대 지연 시간에 의해 정해진다.
예컨대, 파인 딜레이 유닛(FDU)에 대한 오차를 보상할 수 있다고 가정하면, 전체 지연량은 각 코오스 딜레이 라인에 의한 지연량과 같으며, 이는 저주파 동작 의 클럭 주기(tCK)와 같아진다.
그러나, 반도체 메모리 장치는 특성상 저주파부터 고주파까지 동작하게 되므로 클럭 주기(tCK)를 가변해야 하는 상황에 대처할 수 있어야 한다. 이를 위해서는 제 1 및 제 2 딜레이 라인(122, 124)에 단위 딜레이 셀(UDC)을 추가하고 여러 상황하에 각 클럭 주기(tCK)에 대한 정상적인 동작을 제어하기 위한 추가적인 제어 회로들이 필요하게 되므로 회로가 복잡해지고 면적이 증가하며 이에 따른 추가적인 노력과 시간 및 비용이 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 가변적인 외부 클럭에 대응하여 정상적인 DLL 회로를 구동할 수 있는 반도체 메모리 장치를 제공하는 데 있다. 좀 더 상세하게는,테스트 모드에 상응하여 클럭 주기를 증가시켜 저주파 테스트가 가능한 지연 고정 루프 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 외부 클럭 신호와 일치하도록 내부 클럭 신호를 지연시키는 지연 고정 루프 회로는, 상기 외부 클럭 신호의 에지에서 활성화되는 클럭 신호를 입력받아 제 1 비교 신호에 의하여 소정 시간을 지연시켜 제 1 클럭 신호를 출력하는 제 1 딜레이 라인; 상기 제 1 클럭 신호를 테스트 모드 신호에 상응하여 추가로 지연시켜 제 2 클럭 신호를 출력하는 제 1 추가 딜레이부; 및, 상기 제 2 클럭 신호와 내부 클럭 간의 시간 차이를 보상하고 상기 외부 클럭 신호와 비교하여 상기 제 1 딜레이 라인의 지연 시간을 조절하는 상기 제 1 비교 신호를 생성하는 제 1 비교 신호 생성부;를 포함하는 제 1 루프 수단;
상기 클럭 신호를 입력받아 제 2 비교 신호에 의하여 소정 시간을 지연 및 반전시켜 제 3 클럭 신호를 출력하는 제 2 딜레이 라인; 상기 제 3 클럭 신호를 테스트 모드 신호에 상응하여 추가로 지연시켜 제 4 클럭 신호를 출력하는 제 2 추가 딜레이부; 및, 상기 제 2 클럭 신호가 지나가는 패스와 동일한 지연을 갖도록 제 4 클럭 신호를 지연시켜 상기 외부 클럭 신호와 비교하여 상기 제 2 딜레이 라인의 지연 시간을 조절하는 상기 제 2 비교 신호를 생성하는 제 2 비교 신호 생성부;를 포함하는 제 2 루프 수단; 및, 상기 제 1 루프 수단에서 출력되는 상기 제 2 클럭 신호와 상기 제 2 루프 수단에서 출력되는 상기 제 4 클럭 신호의 듀티를 조절하여 상기 외부 클럭 신호와 일치되는 내부 클럭을 출력하는 듀티 에러 조정부;를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 및 제 2 추가 딜레이부는 상기 듀티 에러 조정부 전단에 위치하는 것을 특징으로 한다.
그리고, 상기 제 1 추가 딜레이부는, 상기 테스트 모드 신호가 디스인에이블 될 때, 상기 제 1 딜레이 라인으로부터 입력되는 상기 제 1 클럭 신호를 상기 듀티 에러 조정부로 바이 패스하고, 상기 테스트 모드 신호가 인에이블 될 때, 제 1 딜레이 라인으로부터 입력되는 제 1 클럭 신호를 추가 지연시켜 듀티 에러 조정부로 전달하는 것을 특징으로 한다.
마찬가지로, 상기 제 2 추가 딜레이부는, 상기 테스트 모드 신호가 디스인에이블 될 때, 상기 제 2 딜레이 라인으로부터 입력되는 상기 제 3 클럭 신호를 상기 듀티 에러 조정부로 바이 패스하고, 상기 테스트 모드 신호가 인에이블될 때, 제 2 딜레이 라인으로부터 입력되는 제 3 클럭 신호를 추가 지연시켜 듀티 에러 조정부로 전달하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 추가 딜레이부는, 상기 테스트 모드 신호를 반전하는 제 1 인버터; 상기 제 1 인버터에 의해 반전된 상기 테스트 모드 신호와 상기 제 1 딜레이 라인으로부터 입력되는 상기 제 1 클럭 신호를 입력받아 낸드 결합하는 제 1 낸드 게이트; 상기 제 1 딜레이 라인으로부터 입력되는 상기 제 1 클럭 신호를 상기 테스트 모드 신호에 상응하여 추가로 지연시키는 제 1 추가 딜레이 라인; 상기 제 1 추가 딜레이 라인에서 지연된 상기 제 1 클럭 신호와 상기 테스트 모드 신호를 낸드 결합하는 제 2 낸드 게이트; 및, 상기 제 1 낸드 게이트의 출력 신호와 상기 제 2 낸드 게이트의 출력 신호를 다시 낸드 결합하여 상기 제 2 클럭 신호를 출력하는 제 3 낸드 게이트;를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 추가 딜레이 라인은 2개의 낸드 게이트로 이루어진 유닛 딜레이 셀을 소정 개수 직렬로 연결하여 구성되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 추가 딜레이부는, 상기 테스트 모드 신호를 반전하는 제 2 인버터; 상기 제 2 인버터에 의해 반전된 상기 테스트 모드 신호와, 상기 제 2 딜레이 라인으로부터 출력되는 상기 제 3 클럭 신호를 입력받아 낸드 결합하는 제 4 낸드 게이트; 상기 제 2 딜레이 라인으로부터 입력되는 상기 제 3 클럭 신호를 상기 테스트 모드 신호에 상응하여 추가로 지연시키는 제 2 추가 딜레이 라인; 상기 제 2 추가 딜레이 라인에서 지연된 상기 제 3 클럭 신호와 상기 테스트 모드 신호를 낸드 결합하는 제 5 낸드 게이트; 및, 상기 제 4 낸드 게이트의 출력 신호와 상기 제 5 낸드 게이트의 출력 신호를 다시 낸드 결합하여 상기 제 4 클럭 신호를 출력하는 제 6 낸드 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 추가 딜레이 라인은 2개의 낸드 게이트로 이루어진 유닛 딜레이 셀을 소정 갯수 직렬로 연결하여 구성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 지연 고정 루프 회로에 대한 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 버퍼(210), 제 1 딜레이부(220), 듀티 에러 조정부(230), 제 1 비교 신호 생성부(240), 제 2 비교 신호 생성부(250) 및 제 2 딜레이부(260)를 포함한다.
버퍼(210)는, 외부 클럭 신호(CLK)를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호(RCLK)를 생성한다.
제 1 딜레이부(220)는, 제 1 비교 신호 생성부(240)에서 출력되는 제 1 비교 신호(CON1)와 제 2 비교 신호 생성부(250)에서 출력되는 제 2 비교 신호(CON2)를 이용하여 버퍼(210)로부터 입력되는 클럭 입력 신호(RCLK)를 각각 소정 시간만큼 지연시킨다. 이를 위해, 제 1 딜레이 라인(222)과 제 2 딜레이 라인(224)을 포함한다.
제 1 딜레이 라인(222)은, 제 1 비교 신호 생성부(240)로부터 출력되는 제 1 비교 신호(CON1)를 이용하여 클럭 입력 신호(RCLK)를 소정 시간 지연시켜 제 1 클럭 신호(CLK1)를 생성한다.
제 2 딜레이 라인(224)은, 제 2 비교 신호 생성부(250)로부터 출력되는 제 2 비교 신호(CON2)를 이용하여 클럭 입력 신호(RCLK)를 소정 시간 지연 및 반전시켜 제 2 클럭 신호(CLK2)를 생성한다.
제 2 딜레이부(260)는 제 1 딜레이부(220)로부터 출력되는 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 테스트 모드 신호(TM)에 상응하여 추가로 지연시켜 듀티 에러 조정부(230)로 출력함으로써, DLL 회로가 처리할 수 있는 지연 시간, 즉 클럭 주기(tCK)를 증가시켜 저주파 테스트 환경에 대비할 수 있게 한다.
듀티 에러 조정부(230)는, 제 2 딜레이부(260)로부터 출력되는 제 1 추가 지연 클럭 신호(CLKD1) 및 제 2 추가 지연 클럭 신호(CLKD2)를 입력받아, 제 1 혼합 클럭 신호(CLK_OUT1) 및 제 2 혼합 클럭 신호(CLK2')를 생성하게 되는데, 제 1 혼합 클럭 신호(CLK_OUT1) 및 제 2 혼합 클럭 신호(CLK2')는 그들의 에지가 각각 제 1 클럭 신호(CLK1)의 폴링 에지와 제 2 클럭 신호(CLK2)의 폴링 에지 사이로 이동되는 신호이다.
제 1 비교 신호 생성부(240)는 외부 클럭 신호(CLK)와 제 1 보상 클럭 신호(ICLK1)를 비교하여 제 1 비교 신호(CON1)를 생성한다. 이를 위해, 제 1 딜레이 모델부(242)와 제 1 위상 감지기(244)를 포함한다.
제 1 딜레이 모델부(242)는, 듀티 에러 조정부(230)로부터 제 1 혼합 클럭 신호(CLK_OUT)를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭 간의 시간 차이 를 보상하고, 제 1 보상 클럭 신호(ICLK1)를 생성한다.
제 1 위상 감지기(244)는, 외부 클럭 신호(CLK)를 입력받아 제 1 딜레이 모델부(242)로부터 출력되는 제 1 보상 클럭 신호(ICLK1)와 비교하여 제 1 비교 신호(CON1)를 생성한다.
제 2 비교 신호 생성부(250)는 외부 클럭 신호(CLK)와 제 2 보상 클럭 신호(ICLK2)를 비교하여 제 2 비교 신호(CON2)를 생성한다. 이를 위해, 제 2 딜레이 모델부(252)와 제 2 위상 감지기(254)를 포함한다.
제 2 딜레이 모델부(252)는, 듀티 에러 조정부(230)로부터 제 2 혼합 클럭 신호(CLK2')를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭 간의 시간 차이를 보상하고, 제 2 보상 클럭 신호(ICLK2)를 생성한다.
제 2 위상 감지기(254)는, 외부 클럭 신호(CLK)를 입력받아 제 2 딜레이 모델부(152)로부터 출력되는 제 2 보상 클럭 신호(ICLK2)와 비교하여 제 2 비교 신호(CON2)를 생성한다.
도 4는 도 3의 제 2 딜레이부(260)의 구성 및 동작을 설명하기 위한 블록이다.
도 4를 참조하면, 제 2 딜레이부(260)는 제 1 딜레이부(220)와 듀티 에러 조정부(230) 사이에 추가되며, 테스트 모드 신호(TM)에 상응하여, 제 1 딜레이부(220)로부터 입력되는 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 바이-패스 또는 추가 지연시킨 제 1 및 제 2 추가 지연 클럭 신호(CLKD1, CLKD2)를 듀티 에러 조정부(230)로 출력한다. 이를 위해, 제 1 추가 딜레이부(262)와 제 2 추가 딜레이 부(264)를 포함한다.
구체적으로 살펴보면, 제 1 추가 딜레이부(262)는 테스트 모드 신호(TM)가 디스인에이블(disable) 상태인 경우, 제 1 딜레이부(220)로부터 입력되는 제 1 클럭 신호(CLK1)를 듀티 에러 조정부(230)로 바이-패스하고, 테스트 모드 신호(TM)가 인에이블(enable) 상태인 경우, 제 1 딜레이부(220)로부터 입력되는 제 1 클럭 신호(CLK1)를 추가로 지연시켜 제 1 추가 지연 클럭 신호(CLKD1)를 생성하여 듀티 에러 조정부(230)로 전달한다.
이를 위해, 제 1 추가 딜레이부(262)는, 테스트 모드 신호(TM)를 반전하는 인버터(IN1)와 인버터(IN1)에 의해 반전된 테스트 모드 신호(TM)와 제 1 클럭 신호(CLK1)를 입력받아 낸드 결합하는 제 1 낸드 게이트(NAND1)와, 제 1 딜레이부(220)로부터 입력되는 제 1 클럭 신호(CLK1)를 추가로 지연시키는 제 1 추가 딜레이 라인(265)과, 제 1 추가 딜레이 라인(265)에서 지연된 제 1 클럭 신호(CLK1)와 테스트 모드 신호(TM)를 낸드 결합하는 제 2 낸드 게이트(NAND2) 및, 제 1 낸드 게이트(NAND1)의 출력 신호와 제 2 낸드 게이트(NAND1)의 출력 신호를 다시 낸드 결합하여 제 1 추가 지연 클럭 신호(CLKD1)를 출력하는 제 3 낸드 게이트(NAND3)를 포함하여 구성된다.
마찬가지로, 제 2 추가 딜레이부(264)는 테스트 모드 신호(TM)가 디스인에이블 상태인 경우, 제 1 딜레이부(220)로부터 입력되는 제 2 클럭 신호(CLK2)를 듀티 에러 조정부(230)로 바이-패스하고, 테스트 모드 신호(TM)가 인에이블 상태인 경우, 제 1 딜레이부(220)로부터 입력되는 제 2 클럭 신호(CLK2)를 추가로 지연시켜 제 2 추가 지연 클럭 신호(CLKD2)를 생성하고 듀티 에러 조정부(230)로 전달한다.
이를 위해, 제 2 추가 딜레이부(264)는, 테스트 모드 신호(TM)를 반전하는 인버터(IN2)와 인버터(IN2)에 의해 반전된 테스트 모드 신호(TM)와 제 2 클럭 신호(CLK2)를 입력받아 낸드 결합하는 제 4 낸드 게이트(NAND4)와, 제 1 딜레이부(220)로부터 입력되는 제 2 클럭 신호(CLK2)를 추가로 지연시키는 제 2 추가 딜레이 라인(267)과, 제 2 추가 딜레이 라인(267)에서 지연된 제 2 클럭 신호(CLK2)와 테스트 모드 신호(TM)를 낸드 결합하는 제 5 낸드 게이트(NAND5) 및, 제 4 낸드 게이트(NAND4)의 출력 신호와 제 5 낸드 게이트(NAND5)의 출력 신호를 다시 낸드 결합하여 제 2 추가 지연 클럭 신호(CLKD2)를 출력하는 제 6 낸드 게이트(NAND6)를 포함하여 구성된다.
여기서, 제 1 및 제 2 추가 딜레이 라인(265, 267)은, 제 1 딜레이부(220)의 각 코오스 딜레이 라인(UCDL, LCDL)에서 사용하는 2개의 낸드 게이트로 이루어진 유닛 딜레이 셀(UDC)을 소정 개수 직렬로 연결하여 구성된다.
이와 같이, 제 1 딜레이부(220)와 듀티 에러 조정부(230) 사이에 테스트 모드 신호(TM)에 의해 동작이 제어되는 제 2 딜레이부(260)를 구성함으로써, 추가적인 지연 회로 및 제어 회로 없이 클럭 주기(tCK)를 증가시킬 수 있게 된다.
따라서, 본 발명에 의하면, 테스트 모드 신호에 상응하여 제 1 딜레이부에서 출력되는 제 1 및 제 2 클럭 신호를 추가로 지연시키는 제 2 딜레이부를 듀티 에러 조정부 전단에 위치시킴으로써, 추가적인 지연 회로 및 제어 회로 없이 클럭 주기 를 증가시켜 저주파에 대한 테스트가 가능한 지연 루프 회로를 제공하는 효과가 있다.

Claims (9)

  1. 외부 클럭 신호와 일치하도록 내부 클럭 신호를 지연시키는 지연 고정 루프 회로에 있어서,
    상기 외부 클럭 신호의 에지에서 활성화되는 클럭 신호를 입력받아 제 1 비교 신호에 의하여 소정 시간을 지연시켜 제 1 클럭 신호를 출력하는 제 1 딜레이 라인;
    상기 제 1 클럭 신호를 테스트 모드 신호에 상응하여 추가로 지연시켜 제 2 클럭 신호를 출력하는 제 1 추가 딜레이부; 및
    상기 제 2 클럭 신호와 내부 클럭 간의 시간 차이를 보상하고 상기 외부 클럭 신호와 비교하여 상기 제 1 딜레이 라인의 지연 시간을 조절하는 상기 제 1 비교 신호를 생성하는 제 1 비교 신호 생성부;
    를 포함하는 제 1 루프 수단;
    상기 클럭 신호를 입력받아 제 2 비교 신호에 의하여 소정 시간을 지연 및 반전시켜 제 3 클럭 신호를 출력하는 제 2 딜레이 라인;
    상기 제 3 클럭 신호를 테스트 모드 신호에 상응하여 추가로 지연시켜 제 4 클럭 신호를 출력하는 제 2 추가 딜레이부; 및
    상기 제 2 클럭 신호가 지나가는 패스와 동일한 지연을 갖도록 제 4 클럭 신호를 지연시켜 상기 외부 클럭 신호와 비교하여 상기 제 2 딜레이 라인의 지연 시간을 조절하는 상기 제 2 비교 신호를 생성하는 제 2 비교 신호 생성부;
    를 포함하는 제 2 루프 수단; 및
    상기 제 1 루프 수단에서 출력되는 상기 제 2 클럭 신호와 상기 제 2 루프 수단에서 출력되는 상기 제 4 클럭 신호의 듀티를 조절하여 상기 외부 클럭 신호와 일치되는 내부 클럭을 출력하는 듀티 에러 조정부;
    를 포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 제 1 추가 딜레이부는 ,
    상기 듀티 에러 조정부 전단에 위치하는 것을 특징으로 하는 지연 고정 루프 회로.
  3. 제 1 항에 있어서,
    상기 제 2 추가 딜레이부는 ,
    상기 듀티 에러 조정부 전단에 위치하는 것을 특징으로 하는 지연 고정 루프 회로.
  4. 제 1 항에 있어서,
    상기 제 1 추가 딜레이부는,
    상기 테스트 모드 신호가 디스인에이블 될 때, 상기 제 1 클럭 신호를 바이 패스시켜 상기 제 2 클럭 신호로 출력하고, 상기 테스트 모드 신호가 인에이블 될 때, 상기 제 1 클럭 신호를 지연시켜 상기 제 2 클럭 신호로 출력하는 지연 고정 루프 회로.
  5. 제 1 항에 있어서,
    상기 제 2 추가 딜레이부는,
    상기 테스트 모드 신호가 디스인에이블 될 때, 상기 제 3 클럭 신호를 바이 패스시켜 상기 제 4 클럭 신호로 출력하고, 상기 테스트 모드 신호가 인에이블 될 때, 상기 제 3 클럭 신호를 지연시켜 상기 제 4 클럭 신호로 출력하는 지연 고정 루프 회로.
  6. 제 1 항에 있어서,
    상기 제 1 추가 딜레이부는
    상기 테스트 모드 신호를 반전하는 제 1 인버터;
    상기 제 1 인버터에 의해 반전된 상기 테스트 모드 신호와 상기 제 1 딜레이 라인으로부터 입력되는 상기 제 1 클럭 신호를 입력받아 낸드 결합하는 제 1 낸드 게이트;
    상기 제 1 딜레이 라인으로부터 입력되는 상기 제 1 클럭 신호를 상기 테스트 모드 신호에 상응하여 추가로 지연시키는 제 1 추가 딜레이 라인;
    상기 제 1 추가 딜레이 라인에서 지연된 상기 제 1 클럭 신호와 상기 테스트 모드 신호를 낸드 결합하는 제 2 낸드 게이트; 및,
    상기 제 1 낸드 게이트의 출력 신호와 상기 제 2 낸드 게이트의 출력 신호를 다시 낸드 결합하여 상기 제 2 클럭 신호를 출력하는 제 3 낸드 게이트;
    를 포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  7. 제 6 항에 있어서,
    상기 제 1 추가 딜레이 라인은 2개의 낸드 게이트로 이루어진 유닛 딜레이 셀을 소정 개수 직렬로 연결하여 구성되는 것을 특징으로 하는 지연 고정 루프 회로.
  8. 제 1 항에 있어서,
    상기 제 2 추가 딜레이부는
    상기 테스트 모드 신호를 반전하는 제 2 인버터;
    상기 제 2 인버터에 의해 반전된 상기 테스트 모드 신호와, 상기 제 2 딜레이 라인으로부터 출력되는 상기 제 3 클럭 신호를 입력받아 낸드 결합하는 제 4 낸드 게이트;
    상기 제 2 딜레이 라인으로부터 입력되는 상기 제 3 클럭 신호를 상기 테스트 모드 신호에 상응하여 추가로 지연시키는 제 2 추가 딜레이 라인;
    상기 제 2 추가 딜레이 라인에서 지연된 상기 제 3 클럭 신호와 상기 테스트 모드 신호를 낸드 결합하는 제 5 낸드 게이트; 및
    상기 제 4 낸드 게이트의 출력 신호와 상기 제 5 낸드 게이트의 출력 신호를 다시 낸드 결합하여 상기 제 4 클럭 신호를 출력하는 제 6 낸드 게이트를 포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  9. 제 8 항에 있어서,
    상기 제 2 추가 딜레이 라인은 2개의 낸드 게이트로 이루어진 유닛 딜레이 셀을 소정 개수 직렬로 연결하여 구성되는 것을 특징으로 하는 지연 고정 루프 회로.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11185470A (ja) 1997-12-16 1999-07-09 Fujitsu Ltd 半導体集積回路装置
JP2001005554A (ja) 1999-06-18 2001-01-12 Hitachi Ltd 半導体装置及びタイミング制御回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11185470A (ja) 1997-12-16 1999-07-09 Fujitsu Ltd 半導体集積回路装置
JP2001005554A (ja) 1999-06-18 2001-01-12 Hitachi Ltd 半導体装置及びタイミング制御回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482327B2 (en) 2010-06-08 2013-07-09 Samsung Electronics Co., Ltd. Voltage-controlled delay lines, delay-locked loop circuits including the voltage-controlled delay lines, and multi-phase clock generators using the voltage-controlled delay lines

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