JPH11202970A

JPH11202970A - クロックスキュー防止回路

Info

Publication number: JPH11202970A
Application number: JP10007780A
Authority: JP
Inventors: Shinichi Oosera; 真一大瀬良
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1998-01-19
Filing date: 1998-01-19
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】クロックスキューが生じた複数のクロック信
号を入力してクロックスキューがゼロのクロック信号を
出力させ、かつ、出力されるクロック信号に波形のなま
りが発生することを防止する。【解決手段】本発明のクロックスキュー防止回路は、
複数のクロック信号を入力する複数の入力線１１ａ、１
１ｂ、１１ｃを備えると共に、複数のクロック信号を入
力してそのうちの最も遅いクロック信号に同期したクロ
ック信号を出力する論理回路１４を備え、この論理回路
１４から出力されたクロック信号をバッファに入力して
複数のクロック信号を出力する出力線１７ａ、１７ｂ、
１７ｃを備えて構成さている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックスキュー
が発生した複数のクロック信号を入力して、同一周期の
複数のクロック信号を出力するクロックスキュー防止回
路に関する。

【０００２】

【従来の技術】例えばＬＳＩ等の集積回路においては、
１つのクロックラインを複数のクロックラインに分割
し、各クロックラインに設けるクロックバッファをでき
るだけ小さくするようにした構成が採用されている。こ
の構成の場合、各クロックラインに接続した負荷の大き
さや各クロックラインの配線の長さの相違などによっ
て、各クロックラインに流れるクロック信号の周期が少
しずつずれる現象、即ち、いわゆるクロックスキューが
発生することがある。

【０００３】このようなクロックスキューをなくして、
同一周期の複数のクロック信号を出力させるクロック出
力回路として、従来より、図６に示すような構成があ
る。この構成では、例えば３つのクロック信号Ｓａ、Ｓ
ｂ、Ｓｃを入力する３つの入力線１ａ、１ｂ、１ｃにバ
ッファ２ａ、２ｂ、２ｃを接続すると共に、これらバッ
ファ２ａ、２ｂ、２ｃに出力線３ａ、３ｂ、３ｃを接続
している。そして、上記３つの出力線３ａ、３ｂ、３ｃ
間を短絡線４により短絡する、即ち、３つのバッファ２
ａ、２ｂ、２ｃの出力をショートするように構成されて
いる。

【０００４】

【発明が解決しようとする課題】上記従来構成におい
て、例えば図７に示すようなクロックスキューが生じた
３つのクロック信号Ｓａ、Ｓｂ、Ｓｃが入力線１ａ、１
ｂ、１ｃに入力されたとする。この場合、クロック信号
Ｓａの立上がりは早いが、クロック信号Ｓｂ、Ｓｃの立
上がりは遅い。このため、バッファ２ａから出力される
信号がハイレベルであっても、バッファ２ｂ、２ｃから
出力される信号はロウレベルとなる。この結果、短絡線
４により短絡された３つの出力線３ａ、３ｂ、３ｃから
出力されるクロック信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃ
ｏｕｔは、図７に示すように、波形がなまってしまうと
いう問題点がある。そして、クロック信号Ｓａｏｕｔ、
Ｓｂｏｕｔ、Ｓｃｏｕｔの波形がなまると、種々の不具
合が発生する。

【０００５】具体的には、バッファ２ａ、２ｂ、２ｃが
例えばＣＭＯＳ集積回路で構成されている場合、貫通電
流が流れてしまう。また、出力線３ａ、３ｂ、３ｃに接
続される次段の回路が例えばＣＭＯＳ集積回路で構成さ
れている場合には、この回路にも貫通電流が流れると共
に、回路の動作が遅くなるという欠点があった。更に、
上述した構成では、クロックスキューが生じた３つのク
ロック信号Ｓａ、Ｓｂ、Ｓｃを入力する場合について説
明したが、入力するクロック信号の数が更に増えると、
出力されるクロック信号の波形のなまりがより一層ひど
くなるという傾向があった。

【０００６】そこで、本発明の目的は、クロックスキュ
ーが生じた複数のクロック信号を入力して同一周期のク
ロック信号を出力させる構成において、出力されるクロ
ック信号に波形のなまりが発生することを防止できるク
ロックスキュー防止回路を提供するにある。

【０００７】

【課題を解決するための手段】本発明のクロックスキュ
ー防止回路（図１参照）は、複数のクロック信号を入力
する複数の入力線と、前記複数のクロック信号を入力
し、そのうちの最も遅いクロック信号に同期したクロッ
ク信号を出力する論理回路と、この論理回路から出力さ
れたクロック信号をバッファに入力して複数のクロック
信号を出力する出力線とを備えて成るところに特徴を有
する。

【０００８】上記構成においては、論理回路により、入
力された複数のクロック信号のうちの最も遅いクロック
信号に同期したクロック信号が出力される。そして、こ
のクロック信号がバッファの入力となり出力線から複数
のクロック信号として出力される。この構成の場合、ク
ロックスキューが生じた複数のクロック信号を入力し
て、クロックスキューがゼロのクロック信号を出力させ
ることができ、しかも、この処理を論理回路により実行
するから、出力されるクロック信号に波形のなまりが発
生することがなくなる。

【０００９】また、上記バッファから出力される信号の
レベルを自己保持する帰還回路を設けることがより一層
好ましい構成（図３参照）である。

【００１０】

【発明の実施の形態】以下、本発明の第１の実施例につ
いて図１及び図２を参照しながら説明する。図１は本実
施例のクロックスキュー防止回路の電気回路図である。
この図１において、複数である例えば３つのクロック信
号Ｓａ、Ｓｂ、Ｓｃを入力する３つの入力線１１ａ、１
１ｂ、１１ｃは、３入力のＮＡＮＤ回路１２の入力端子
に接続されていると共に、３入力のＮＯＲ回路１３の入
力端子に接続されている。この場合、上記ＮＡＮＤ回路
１２と上記ＮＯＲ回路１３とから論理回路１４が構成さ
れている。

【００１１】また、ＮＡＮＤ回路１２の出力端子は、Ｐ
チャネルＭＯＳトランジスタ１５のゲートに接続されて
いる。ＮＯＲ回路１３のの出力端子は、ＮチャネルＭＯ
Ｓトランジスタ１６のゲートに接続されている。Ｐチャ
ネルＭＯＳトランジスタ１５のソースは直流電圧端子Ｖ
_ＤＤに接続され、ＮチャネルＭＯＳトランジスタ１６の
ソースはグランドＶ_ＳＳに接続されている。そして、Ｐ
チャネルＭＯＳトランジスタ１５のドレインと、Ｎチャ
ネルＭＯＳトランジスタ１６のドレインとが接続され、
更に、この接続点に３つの出力線１７ａ、１７ｂ、１７
ｃが接続されている。この場合、ＰチャネルＭＯＳトラ
ンジスタ１５とＮチャネルＭＯＳトランジスタ１６とか
らなるＣＭＯＳ回路により、バッファ１８が構成されて
いる。

【００１２】次に、上記した回路の動作を図２を参照し
て説明する。この場合、３つのクロック信号Ｓａ、Ｓ
ｂ、Ｓｃには、図２（ａ）、（ｂ）、（ｃ）に示すよう
なクロックスキューが存在しているとする。

【００１３】まず、時刻ｔ１までの期間Ｔａにおいて
は、３つのクロック信号Ｓａ、Ｓｂ、Ｓｃはすべてロウ
レベルであるから、ＮＡＮＤ回路１２の出力信号Ｓｄは
ハイレベルとなり、ＮＯＲ回路１３の出力信号Ｓｅはハ
イレベルとなる。従って、ＰチャネルＭＯＳトランジス
タ１５がオフし、ＮチャネルＭＯＳトランジスタ１６が
オンすることにより、出力線１７ａ、１７ｂ、１７ｃか
らロウレベルの出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃ
ｏｕｔが出力される。

【００１４】そして、時刻ｔ１（最も早いクロック信号
Ｓａがハイレベルに立上がる時点）から時刻ｔ２（最も
遅いクロック信号Ｓｃがハイレベルに立上がる時点）ま
での期間Ｔｂにおいては、ＮＡＮＤ回路１２の出力信号
Ｓｄはハイレベルとなり、ＮＯＲ回路１３の出力信号Ｓ
ｅはロウレベルとなる。従って、ＰチャネルＭＯＳトラ
ンジスタ１５及びＮチャネルＭＯＳトランジスタ１６は
いずれもオフ（ダイナミック期間）になり、出力線１７
ａ、１７ｂ、１７ｃの出力信号Ｓａｏｕｔ、Ｓｂｏｕ
ｔ、Ｓｃｏｕｔは現在の状態、即ち、ロウレベルを維持
する。

【００１５】次に、時刻ｔ２（最も遅いクロック信号Ｓ
ｃがハイレベルに立上がる時点）から時刻ｔ３（最も早
いクロック信号Ｓａがロウレベルに立下がる時点）まで
の期間Ｔｃにおいては、ＮＡＮＤ回路１２の出力信号Ｓ
ｄはロウレベルとなり、ＮＯＲ回路１３の出力信号Ｓｅ
はロウレベルとなる。従って、ＰチャネルＭＯＳトラン
ジスタ１５がオンし、ＮチャネルＭＯＳトランジスタ１
６がオフすることにより、出力線１７ａ、１７ｂ、１７
ｃからハイレベルの出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、
Ｓｃｏｕｔが出力される。

【００１６】続いて、時刻ｔ３（最も早いクロック信号
Ｓａがロウレベルに立下がる時点）から時刻ｔ４（最も
遅いクロック信号Ｓｃがロウレベルに立下がる時点）ま
での期間Ｔｄにおいては、ＮＡＮＤ回路１２の出力信号
Ｓｄはハイレベルとなり、ＮＯＲ回路１３の出力信号Ｓ
ｅはロウレベルとなる。従って、ＰチャネルＭＯＳトラ
ンジスタ１５及びＮチャネルＭＯＳトランジスタ１６は
いずれもオフ（ダイナミック期間）になり、出力線１７
ａ、１７ｂ、１７ｃの出力信号Ｓａｏｕｔ、Ｓｂｏｕ
ｔ、Ｓｃｏｕｔは現在の状態、即ち、ハイレベルを維持
する。

【００１７】この後、時刻ｔ４（最も遅いクロック信号
Ｓｃがロウレベルに立下がる時点）より後の期間Ｔｅに
おいては、ＮＡＮＤ回路１２の出力信号Ｓｄはハイレベ
ルとなり、ＮＯＲ回路１３の出力信号Ｓｅはハイレベル
となる。従って、ＰチャネルＭＯＳトランジスタ１５が
オフし、ＮチャネルＭＯＳトランジスタ１６がオンする
ことにより、出力線１７ａ、１７ｂ、１７ｃからロウレ
ベルの出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔが
出力される。

【００１８】即ち、上記したクロックスキュー防止回路
においては、クロックスキューが生じた３つのクロック
信号Ｓａ、Ｓｂ、Ｓｃが入力されると、そのうちの最も
遅いクロック信号Ｓｃに同期したクロック信号（同一周
期のクロック信号）が、出力信号Ｓａｏｕｔ、Ｓｂｏｕ
ｔ、Ｓｃｏｕｔとして出力線１７ａ、１７ｂ、１７ｃか
ら出力されるように構成されている。

【００１９】このような回路構成にすることによって、
クロックスキューが生じた３つのクロック信号Ｓａ、Ｓ
ｂ、Ｓｃを入力して、クロックスキューがゼロの３つの
クロック信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔを出
力させることができる。しかも、この構成の場合、論理
回路１４によって、３つのクロック信号Ｓａ、Ｓｂ、Ｓ
ｃのうちの最も遅いクロック信号Ｓｃに同期したクロッ
ク信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔを出力する
ことができる。出力されるクロック信号Ｓａｏｕｔ、Ｓ
ｂｏｕｔ、Ｓｃｏｕｔは、論理回路によるバッファ１８
のスイッチングを行なうため図７のような波形のなまり
が発生することはない。これにより、出力線１７ａ、１
７ｂ、１７ｃに接続される次段の回路を例えばＣＭＯＳ
集積回路で構成した場合には、この回路に貫通電流が流
れることを防止できると共に、次段回路の動作を早くす
ることができる。

【００２０】また、上記実施例では、論理回路１４の出
力側にバッファ１８を設けるように構成したので、出力
線１７ａ、１７ｂ、１７ｃから出力されるクロック信号
Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔに必要とする駆動
力（接続された負荷を駆動するための駆動力）を付与す
ることができる。更に、上記実施例では、バッファ１８
を論理回路１４で制御するため、ＰチャネルＭＯＳトラ
ンジスタ１５及びＮチャネルＭＯＳトランジスタ１６を
共にオンする期間をなくした。このため、バッファ１８
に貫通電流が流れることを防止でき、ひいては消費電力
を低減することができる。

【００２１】図３及び図４は本発明の第２の実施例を示
すものであり、第１の実施例と異なるところを説明す
る。尚、第１の実施例と同一部分には、同一符号を付し
ている。第２の実施例では、図３に示すように、ＮＡＮ
Ｄ回路１２の出力端子とＰチャネルＭＯＳトランジスタ
１５のゲートとの間に、インバータ１９及びクロックド
インバータ２０を図示するように接続すると共に、ＮＯ
Ｒ回路１３の出力端子とＮチャネルＭＯＳトランジスタ
１６のゲートとの間に、インバータ２１及びクロックド
インバータ２２を図示するように接続している。尚、ク
ロックドインバータ２０、２２は、２個のＰチャネルＭ
ＯＳトランジスタと２個のＮチャネルＭＯＳトランジス
タを図示するように接続して構成されている。

【００２２】また、ＰチャネルＭＯＳトランジスタ１５
のゲートと、ＮチャネルＭＯＳトランジスタ１６のゲー
トとが接続されている。更に、これらゲート同士の接続
点（以下、この点をＢｕｆｆｅｒＩｎと称す）と、Ｐチ
ャネルＭＯＳトランジスタ１５のドレインとＮチャネル
ＭＯＳトランジスタ１６のドレインとが接続された接続
点（即ち、３つの出力線１７ａ、１７ｂ、１７ｃの共通
接続点）との間に、帰還インバータ２３が図示するよう
に接続されている。この構成の場合、上記したように接
続された帰還インバータ２３により本発明の帰還回路２
４が構成されている。

【００２３】次に、上記した回路の動作を図４を参照し
て説明する。この場合、３つのクロック信号Ｓａ、Ｓ
ｂ、Ｓｃには、図４（ａ）、（ｂ）、（ｃ）に示すよう
なクロックスキューが存在しているとする。

【００２４】まず、期間Ｔａ´においては、ＮＡＮＤ回
路１２の出力信号Ｓｄがハイレベルとなり、インバータ
１９の出力信号Ｓｆがロウレベルとなるから、クロック
ドインバータ２０は閉じる（ハイインピーダンスとな
る）。これと共に、ＮＯＲ回路１３の出力信号Ｓｅがハ
イレベルとなり、インバータ２１の出力信号Ｓｇがロウ
レベルとなるから、クロックドインバータ２２がアクテ
ィブとなり、クロックドインバータ２２はＮＯＲ回路１
３の出力信号Ｓｅを、即ち、ハイレベル信号をＢｕｆｆ
ｅｒＩｎへ出力する。

【００２５】このとき、出力線１７ａ、１７ｂ、１７ｃ
の出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔの一つ
前の値であるハイレベルが、帰還インバータ２３を通っ
てロウレベルとなると共に、このロウレベル信号が上記
ＢｕｆｆｅｒＩｎへ与えられる。このため、帰還インバ
ータ２３からのロウレベル信号とクロックドインバータ
２２からのハイレベル信号がけんかする。しかし、この
場合、帰還インバータ２３のトランジスタサイズを、ク
ロックドインバータ２０、２２が共に閉じて（オフし
て）いるときにＢｕｆｆｅｒＩｎのレベルを保持できる
だけの最小のサイズに設定している。従って、クロック
ドインバータ２２からのハイレベル信号が勝ち、Ｐチャ
ネルＭＯＳトランジスタ１５がオフし、ＮチャネルＭＯ
Ｓトランジスタ１６がオンすることにより、ロウレベル
の出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔが出力
線１７ａ、１７ｂ、１７ｃから出力される。

【００２６】続いて、期間Ｔｂ´においては、ＮＡＮＤ
回路１２の出力信号Ｓｄはハイレベルとなり、インバー
タ１９の出力信号Ｓｆがロウレベルとなるから、クロッ
クドインバータ２０は閉じる（ハイインピーダンスとな
る）。これと共に、ＮＯＲ回路１３の出力信号Ｓｅがロ
ウレベルとなり、インバータ２１の出力信号Ｓｇがハイ
レベルとなるから、クロックドインバータ２２は閉じる
（ハイインピーダンスとなる）。そして、この場合、出
力線１７ａ、１７ｂ、１７ｃの出力信号Ｓａｏｕｔ、Ｓ
ｂｏｕｔ、Ｓｃｏｕｔの現在の値であるロウレベルが、
帰還インバータ２３を通ってハイレベルとなり、このハ
イレベル信号が上記ＢｕｆｆｅｒＩｎへ与えられる。

【００２７】従って、ＰチャネルＭＯＳトランジスタ１
５がオフし、ＮチャネルＭＯＳトランジスタ１６がオン
することにより、出力線１７ａ、１７ｂ、１７ｃの出力
信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔは現在の状
態、即ち、ロウレベルを維持するようになる。即ち、上
記期間Ｔｂ´においては、帰還回路２４の帰還インバー
タ２３により、バッファ１８から出力される出力信号Ｓ
ａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔの状態が自己保持さ
れるように構成されている。

【００２８】次に、期間Ｔｃ´においては、ＮＡＮＤ回
路１２の出力信号Ｓｄはロウレベルとなり、インバータ
１９の出力信号Ｓｆがハイレベルとなるから、クロック
ドインバータ２０がアクティブとなる。これと共に、Ｎ
ＯＲ回路１３の出力信号Ｓｅはロウレベルとなり、イン
バータ２１の出力信号Ｓｇがハイレベルとなるから、ク
ロックドインバータ２２は閉じている（ハイインピーダ
ンスとなっている）。そして、上記クロックドインバー
タ２０がアクティブとなるから、該クロックドインバー
タ２０はＮＡＮＤ回路１２の出力信号Ｓｄを、即ち、ロ
ウレベル信号をＢｕｆｆｅｒＩｎへ出力する。

【００２９】このとき、出力線１７ａ、１７ｂ、１７ｃ
の出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔの現在
の値であるロウレベルが、帰還インバータ２３を通って
ハイレベルとなると共に、このハイレベル信号が上記Ｂ
ｕｆｆｅｒＩｎへ与えられる。このため、帰還インバー
タ２３からのハイレベル信号とクロックドインバータ２
０からのロウレベル信号がけんかする。しかし、この場
合、上述したように帰還インバータ２３のトランジスタ
サイズがクロックドインバータ２０、２２が共に閉じて
（オフして）いるときにＢｕｆｆｅｒＩｎのレベルを保
持できるだけの最小のサイズに設定されているため、ク
ロックドインバータ２０からのロウレベル信号が勝つ。
従って、ＰチャネルＭＯＳトランジスタ１５がオンし、
ＮチャネルＭＯＳトランジスタ１６がオフすることによ
り、ハイレベルの出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓ
ｃｏｕｔが出力線１７ａ、１７ｂ、１７ｃから出力され
るようになる。

【００３０】そして、期間Ｔｄ´においては、ＮＡＮＤ
回路１２の出力信号Ｓｄはハイレベルとなり、インバー
タ１９の出力信号Ｓｆがロウレベルとなるから、クロッ
クドインバータ２０は閉じる（ハイインピーダンスとな
る）。これと共に、ＮＯＲ回路１３の出力信号Ｓｅがロ
ウレベルとなり、インバータ２１の出力信号Ｓｇがハイ
レベルとなるから、クロックドインバータ２２は閉じる
（ハイインピーダンスとなる）。そして、この場合、出
力線１７ａ、１７ｂ、１７ｃの出力信号Ｓａｏｕｔ、Ｓ
ｂｏｕｔ、Ｓｃｏｕｔの現在の値であるハイレベルが、
帰還インバータ２３を通ってロウレベルとなり、このロ
ウレベル信号が上記ＢｕｆｆｅｒＩｎへ与えられる。

【００３１】従って、ＰチャネルＭＯＳトランジスタ１
５がオンし、ＮチャネルＭＯＳトランジスタ１６がオフ
することにより、出力線１７ａ、１７ｂ、１７ｃの出力
信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔは現在の状
態、即ち、ハイレベルを維持する。即ち、上記期間Ｔｄ
´においては、帰還回路２４の帰還インバータ２３によ
りバッファ１８から出力される出力信号Ｓａｏｕｔ、Ｓ
ｂｏｕｔ、Ｓｃｏｕｔの状態が自己保持されるように構
成されている。

【００３２】続いて、期間Ｔｅ´においては、ＮＡＮＤ
回路１２の出力信号Ｓｄはハイレベルとなり、インバー
タ１９の出力信号Ｓｆがロウレベルとなるから、クロッ
クドインバータ２０は閉じる（ハイインピーダンスとな
る）。これと共に、ＮＯＲ回路１３の出力信号Ｓｅがハ
イレベルとなり、インバータ２１の出力信号Ｓｇがロウ
レベルとなるから、クロックドインバータ２２がアクテ
ィブとなり、クロックドインバータ２２はＮＯＲ回路１
３の出力信号Ｓｅを、即ち、ハイレベル信号をＢｕｆｆ
ｅｒＩｎへ出力する。

【００３３】このとき、出力線１７ａ、１７ｂ、１７ｃ
の出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔの現在
の値であるハイレベルが、帰還インバータ２３を通って
ロウレベルとなると共に、このロウレベル信号が上記Ｂ
ｕｆｆｅｒＩｎへ与えられる。このため、帰還インバー
タ２３からのロウレベル信号とクロックドインバータ２
２からのハイレベル信号がけんかする。しかし、この場
合、帰還インバータ２３のトランジスタサイズが上述し
たように最小のサイズに設定されているため、クロック
ドインバータ２２からのハイレベル信号が勝つ。これに
より、ＰチャネルＭＯＳトランジスタ１５がオフし、Ｎ
チャネルＭＯＳトランジスタ１６がオンすることによ
り、ロウレベルの出力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓ
ｃｏｕｔが出力線１７ａ、１７ｂ、１７ｃから出力され
るようになる。

【００３４】尚、上述した以外の第２の実施例の構成
は、第１の実施例の構成と同じ構成となっている。従っ
て、第２の実施例においても、第１の実施例とほぼ同じ
作用効果を得ることができる。特に、第２の実施例で
は、帰還インバータ２３、インバータ１９、２１、クロ
ックドインバータ２０、２２を設け、期間Ｔｂ´及び期
間Ｔｄ´において、バッファ１８から出力される出力信
号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔのレベル状態を
帰還をかけて自己保持するように構成した。これによっ
て、第１の実施例において存在したダイナミック期間
（具体的には、期間Ｔｂ及び期間Ｔｄ）をなくすことが
でき、ノイズ等に強くて安定動作する回路を実現するこ
とができる。

【００３５】ちなみに、第１の実施例では、期間Ｔｂ及
び期間Ｔｄにおいて、ＰチャネルＭＯＳトランジスタ１
５及びＮチャネルＭＯＳトランジスタ１６が共にオフす
る状態となり、出力線１７ａ、１７ｂ、１７ｃの出力信
号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔがダイナミック
保持される状態となる。この状態では、ノイズ等が出力
線１７ａ、１７ｂ、１７ｃに作用することがあると、出
力信号Ｓａｏｕｔ、Ｓｂｏｕｔ、Ｓｃｏｕｔのレベルが
変動するおそれがあった。

【００３６】尚、第１の実施例には、インバータ１９、
２１、クロックドインバータ２０、２２が存在しなた
め、回路の動作は速いという長所がある。従って、ノイ
ズ等の影響を受け難い場合、例えば上記ダイナミック期
間（期間Ｔｂ及び期間Ｔｄ）がかなり短い時間である場
合（即ち、クロック信号Ｓａ、Ｓｂ、Ｓｃのクロックス
キューが小さい場合）には、第１の実施例の回路構成で
十分である。これに対して、クロックスキューが大きく
なって、ダイナミック期間が長くなる場合には、ノイズ
等の影響を受け易くなるので、第２の実施例のように構
成することが好ましい。

【００３７】また、上記各実施例では、３つのクロック
信号Ｓａ、Ｓｂ、Ｓｃを入力する構成としたが、これに
限られるものではなく、４つ以上のクロック信号を入力
するように構成しても良く、その場合には、４入力以上
のＮＡＮＤ回路及び４入力以上のＮＯＲ回路を用いれば
良い。ここで、ＮＡＮＤ回路及びＮＯＲ回路の入力数が
多くなる場合には、設計上妥当な入力数に固定し、複数
のクロック信号を上記固定した入力数毎に分けて同期を
とると共に、これら分けて得られた出力信号の同期を再
びとるように構成しても良い。以下、このような構成の
一例として、図５に示す第３の実施例について説明す
る。

【００３８】この第３の実施例では、例えば１００個の
クロック信号を入力すると共に、これら１００個のクロ
ック信号を例えば１０個ずつ１０組に分けて信号処理し
ながら、同一周期の１００個のクロック信号を出力する
ように構成している。具体的には、まず、１００個のク
ロック信号Ｓ００１〜Ｓ１００を１０個ずつ１０組に分
け、この分けたうちの最初の１０個のクロック信号Ｓ０
０１〜Ｓ０１０を第１のクロックスキュー防止回路２５
−１に入力させ、次の１０個のクロック信号Ｓ０１１〜
Ｓ０２０を第２のクロックスキュー防止回路２５−２に
入力させ、………、最後の１０個のクロック信号Ｓ０９
１〜Ｓ１００を第１０のクロックスキュー防止回路２５
−１０に入力させている。

【００３９】上記１０個のクロックスキュー防止回路２
５−１〜２５−１０は、すべて同じ回路構成であり、第
１の実施例または第２の実施例のクロックスキュー防止
回路において、ＮＡＮＤ回路１２及びＮＯＲ回路１３の
代わりに１０入力のＮＡＮＤ回路及び１０入力のＮＯＲ
回路を設け、更に出力線を１つにした回路である。

【００４０】そして、第１のクロックスキュー防止回路
２５−１からの出力信号Ｓｍｏｔ１と、第２のクロック
スキュー防止回路２５−２からの出力信号Ｓｍｏｔ２
と、………、第１０のクロックスキュー防止回路２５−
１０からの出力信号Ｓｍｏｔ１０とを、第１１のクロッ
クスキュー防止回路２６−１に入力させている。また、
第１のクロックスキュー防止回路２５−１からの出力信
号Ｓｍｏｔ１と、第２のクロックスキュー防止回路２５
−２からの出力信号Ｓｍｏｔ２と、………、第１０のク
ロックスキュー防止回路２５−１０からの出力信号Ｓｍ
ｏｔ１０とを、第１２のクロックスキュー防止回路２６
−２に入力させている。

【００４１】以下、同様にして、第１のクロックスキュ
ー防止回路２５−１からの出力信号Ｓｍｏｔ１〜第１０
のクロックスキュー防止回路２５−１０からの出力信号
Ｓｍｏｔ１０を、第１３のクロックスキュー防止回路２
６−３、………、第２０のクロックスキュー防止回路２
６−１０に入力させている。

【００４２】ここで、上記１０個のクロックスキュー防
止回路２６−１〜２６−１０は、すべて同じ回路構成で
あり、第１の実施例または第２の実施例のクロックスキ
ュー防止回路において、ＮＡＮＤ回路１２及びＮＯＲ回
路１３の代わりに１０入力のＮＡＮＤ回路及び１０入力
のＮＯＲ回路を設け、更に出力線を１０個にした回路で
ある。

【００４３】これにより、１０個のクロックスキュー防
止回路２６−１〜２６−１０から１００個のクロック信
号Ｓｏｕｔ００１〜Ｓｏｕｔ１００が出力されると共
に、これら１００個のクロック信号Ｓｏｕｔ００１〜Ｓ
ｏｕｔ１００は同一周期のクロック信号となる。この場
合、出力されるクロック信号Ｓｏｕｔ００１〜Ｓｏｕｔ
１００は、入力された１００個のクロック信号Ｓ００１
〜Ｓ１００のうちの最も遅いクロック信号に同期し、か
つ、クロックスキューがゼロのクロック信号となってい
る。

【００４４】上記第３の実施例では、１００個のクロッ
ク信号を入力する構成に適用したが、９９個以下或いは
１０１個以上のクロック信号を入力する構成に適用して
も良い。また、上記第３の実施例では、クロック信号を
１０組に分ける構成に適用したが、９組以下或いは１１
組以上に分ける構成に適用しても良い。更に、上記第３
の実施例では、分けたクロック信号を２段階で同期をと
るように構成したが、３段階以上で同期をとるように構
成しても良い。

【００４５】

【発明の効果】本発明は、以上の説明から明らかなよう
に、複数のクロック信号を入力して、そのうちの最も遅
いクロック信号に同期したクロック信号を出力する論理
回路を備えるように構成したので、クロックスキューが
生じた複数のクロック信号を入力してクロックスキュー
がゼロのクロック信号を出力させることが可能でありな
がら、出力されるクロック信号に波形のなまりが発生す
ることを防止できるという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す電気回路図

【図２】タイムチャート

【図３】本発明の第２の実施例を示す図１相当図

【図４】図２相当図

【図５】本発明の第３の実施例を示すブロック図

【図６】従来構成を示す図１相当図

【図７】図２相当図

【符号の説明】

１１ａ、１１ｂ、１１ｃは入力線、１２はＮＡＮＤ回
路、１３はＮＯＲ回路、１４は論理回路、１５はＰチャ
ネルＭＯＳトランジスタ、１６はＮチャネルＭＯＳトラ
ンジスタ、１７ａ、１７ｂ、１７ｃは出力線、１８はバ
ッファ、１９はインバータ、２０はクロックドインバー
タ、２１はインバータ、２２はクロックドインバータ、
２３は帰還インバータ、２４は帰還回路、２５−１〜２
５−１０はクロックスキュー防止回路、２６−１〜２６
−１０はクロックスキュー防止回路を示す。

Claims

【特許請求の範囲】

【請求項１】複数のクロック信号を入力する複数の入
力線と、前記複数のクロック信号を入力し、そのうちの最も遅い
クロック信号に同期したクロック信号を出力する論理回
路と、この論理回路から出力されたクロック信号をバッファに
入力して複数のクロック信号を出力する出力線とを備え
て成るクロックスキュー防止回路。
【請求項２】前記論理回路の出力側にバッファを設け
たことを特徴とする請求項１記載のクロックスキュー防
止回路。
【請求項３】前記バッファから出力される信号のレベ
ルを自己保持する帰還回路を設けたことを特徴とする請
求項２記載のクロックスキュー防止回路。