[go: up one dir, main page]

TW388102B - A pad stack for etching a substrae and a method of forming deep trenches in a substrate - Google Patents

A pad stack for etching a substrae and a method of forming deep trenches in a substrate Download PDF

Info

Publication number
TW388102B
TW388102B TW087111938A TW87111938A TW388102B TW 388102 B TW388102 B TW 388102B TW 087111938 A TW087111938 A TW 087111938A TW 87111938 A TW87111938 A TW 87111938A TW 388102 B TW388102 B TW 388102B
Authority
TW
Taiwan
Prior art keywords
layer
psg
item
patent application
substrate
Prior art date
Application number
TW087111938A
Other languages
English (en)
Inventor
Gill Young Lee
Original Assignee
Siemens Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag filed Critical Siemens Ag
Application granted granted Critical
Publication of TW388102B publication Critical patent/TW388102B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

/〇月冲修正/更正/補充 __B7_ 五、發明説明（、。） 參考符號説明 100 .......溝渠霣容器DRAM單胞
I 101 .......基板 110.......電晶體 112 .......閜極 113 .......源極 114 .......汲棰 120.......字元線 125.......擴散匾 157.......層 160 .......溝篥霄容器 161 .......多晶矽 163.......節黠介電質 165 .......埋入的16極板 166 .......多晶矽 169 .......氮化物層塾 170 .......埋入井 173.......P型井 180.......淺溝渠绝緣體 186.......位元線接觸開口 189 .......層間介霣層 190 .......位元線 201.......基板 210.......堆叠酋 -12- 本紙张尺度认川屮WK家优呤（（'NS ) AWJUi ( 2丨ΟΧ297公窠） ^------1T--------4 (誚先閱讀背面之注意事項再填寫本頁)
*ί/‘郝十决枒卑局只J.消玢合竹社印V 經淨-部中决標準局员-T消於合竹社印裝 A7 B7 五、發明説明（f ) 發镅城 —般而言.本發明你醑於元件製迪•尤其是改良式的 ] 硬式»刻遮罩，用於蝕_例如在使用於溝渠《容器中之 傑籌渠。
發明H 在製造元件時，會在基板上形成绝鐮的，半導體的和 導霣的層，然後將跚製作成案，以産生特撖和空間， 而形元件.如®晶髏，霣容器和霣阻器，再將疽些元件 相互達接，以形成想要的《性功能。 在某些應用方面，例如，溝渠或深溝榘你製作在基板 中，以形成溝渠霣容器，該溝渠供藉由非等向性牲刻· 如反應離子蝕刻（RIE)産生，邇有提供一硬式遮單層， 並将其製作成案，以當作RIE缠罩，通常，在該硬式 遮軍層之下，還9外提供額外的層，如氮化物塾和氣化 物II ,該氰化物層换當作後面製程之研磨停止跚，而氣 化物酋層偽要增加黏箸性•以減少矽基板和氛化物达暦 之阳的醱力•因此•硬式遮軍曆密度要夠，才能在RIE 期商抵播離子的撞擊，此外，該遮軍層之餘刻速度基本 上_該高於該研磨層，才能在其移除時·不會移除其他 的墊層。 傅統上鼴該使用TEOS氣化物當作硬式遮革Jt，TEOS密 度»，可以柢擋RIE,但是，對於氣化物\ TEOS沒有蝕刻 襄择性•在移除TEOS硬式遮覃時會造成問題•例如•移 除TEOS硬式遮軍，也會蝕刻到在氩化物赵之下的氣化物站 (請先閲讀背面之注意事項再填寫本頁) 裝
、1T A7 B7 β}夺日修正/史玉./補光 五、發明説明（II ) 212.......氣化物層I& 214.......蝕刻停止«酋
J 216.......硬式蝕刻遮睪餍 218.......障蔽層 220 .......抗反射塗著膜 230 .......光阻層 260 .......溝渠 ，1T------^ (姊先閱讀背面之注意事項再填寫本頁) #ίΜ"屮次行準而兵二消於合竹社印^ -13- 本紙張尺度诚川屮囷®家樣呛（（’NS ) Λ4規格（2丨OX2SI7公釐） 明説 明發 、五 Α7 Β7 化 氣 除 移 性 澤 0 以 可 。有 _ 具 分造 板製 C 基要Μ 與想· 會傜堆 魅 •的 物論層 化討罩 氰之躔 成上式 0以—硬 由之 物 而 經碘部中央枒卑局！OCJ-消於合作社印來 發1總l 本發明傺鼸於基板的反應離子蝕刻以形成，例如，深 溝渠（DTs),梅據一實施例，包含一含有璀摻雜矽酸玻璃 (P S G)之硬式遮罩層的堆疊墊形成在基板的表面上•該 PSG傜形成在氣化物塾雇和氮化物鹪靥之上，以形成堆 餐鹪。 在—實施例中，PSG包含之《(P)的濃度足以對《化物憝 産生選擇性蝕刻，而其應度小於會産生不穩定靥的襄度 ，對於根據奧氣的PSG, P的濃度要約大於lwtX,以避 免表面有依賴相鼸性。 堆叠钴被設計成画案.使要形成DTs之基板匾《露出 來.然後，使用PSG當作DT钱刻遮軍，藉由反應離子牲 刻UIE),蝕刻該寒露出來的基板谌，如此· RIE形成期 望深度之DTs,其中DT换要用以形成溝渠霣容器。 WUL J& aag.ro 第1匾為溝渠霣容器記億臞單胞；及 第2a-2c_為根槭本發明實施例之含有礙式遮罩之堆 * ϋ。 發明雄梂 、 本發明像鼸於一種硬式«鯆遮睪，為了《明•在文0 中，本發明會描述在製作深溝樂時使用之堆壘魅，該深 (請先閲讀背面之注意事項再填寫本頁) 裝_ 、1Τ 本紙張尺度珀州中阁國家栋埤（CNS ) Α4規格（2丨ΟΧ297公羞} A7 _____B7 五、發明说明（4 ) 溝_之採用换要當作用在隨櫬存取記億《鎌稹《路UC) 中之記德體單胞的溝渠霣容器，但是，本發明可以更廣
J 泛的鼴用到可以蘧擇性移除氣化物之遮睪14。 為了方便起見，此«說明溝渠霣容器麵r態¾機存取記 镰龌（DRAM)單胞，參考第1 其為一種溝渠霄容器dram 翬胞100,例如，此«纳入參考之DRAM單胞供説明在例如 Hesbit等人發表在IEDM論文集第93-627頁之” A 0.6/z騰2 256 Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST)論文中，其在此併入作名種目的的參考，如 匾所示，該DRAM軍胞包含一形成在基板1〇1中之溝渠霣 容器160,通常該溝渠傜用具有η型雜質大量摻雜之多 晶矽（P〇ly)161熵充，該多晶矽偽當作霣容器的霣極板 之一，通常稱為"餘存點"，而由η型雜質摻雜之埋入霉 極板165則璨廉在溝窠的下面部分，而溝渠的上面部分 為用以減少寄生漏電流之琛管168,節黏介電霣163葆將 霣容器的兩軀霣棰板隔两.含有η型雜質之埋入井170 你將DRAM單胞之埋入霣極板連接成陣列，在該埋入并之 上為p型并173,此p型井僳要減少垂直漏電流。 妗消部屮决掠準杓努工消於合竹社印挈 I I I I I---K I n n n I I T y/%, -'s (請先聞讀背面之注意事項再填寫本頁) 該DRAM簞胞邐包含一霣晶龌110，此霣晶鼸包含一蘭 梅112和η型雜質IR敗匾之源捶113和圾極114,而汲棰 和灏橫之名構取決於該霣晶腰之搡作邂作，為了方便起 見•此處之”汲極”和”源極”的名踊可交後使用，霣晶體 到霣容器之連接可經由稱為”節黏擴散”之鑛敢匾125完 成，堆*鼷極，又稱為”字元嫌” •通常包含多矗矽166 本紙张尺度ϋ川中囷围家標哗（（'NS ) Μ規格（21〇Χ297公釐） 經滅部中决榡本局货工消費合作社印^ A7 _ B7 五、發明説明（4 ) 和氰化物靥168,二擇其一地•層157為在/多晶砂靥之上 ，減少字元線《阻之多晶矽化物曆•其中其包含各種矽 1 化物，如鉬（HoSix).組（TaSix),鍤（VS〖X>,敎 (TiSix)或鈷（C〇Six)的矽化物，在實施例中•在多晶 矽上之多晶矽化物層為WSi X ·氰化物層ϋ 169覆蓋堆 ¥鼷梅和基板，該《化物層168和氡化物層IS傈當作後 面製程之牲刻或研磨停止層。 淺溝渠绝嫌體（STI)180之製作你要將DRAM單胞輿其他 單胞或元件绝《，如所示，字元線120供形成在溝渠 之上，且箱由STI輿其绝纗•所以字元線120稱為"通行 宇元線”，此種组態稱為折叠式位元線構造。 靥間介《層189偽形成在該字元線之上，導霣層表示 位元線，則形成在孩層間介*層之上*之後，在該暦蔺 介*層中製作一位元線接酤两口 186,使灏極113能接觴 到位元線190 · 將許多的此種單胞组成一鶴陣列，此單胞陣列你藉由 字元線和位元線相互達接，單應資料之存取可藉由活化 轚胞之對鼴字元嫌和位元嫌而完成。 參考第2a園，其為用以形成1C之基板201的部分横截 面画，例如，該1C為一記億醴1C,如隨機存取記德臛 (RAIO.動態 RAM(DRAM),同步 DRAM(SDRAM),靜態 RAH (SRAM)及唯讀記億_U0M),該1C也可以^ 一邏輯«路 ，如可程式邋輯陣列（PLA),待用IC(ASICs),DRAM-遍賴 «路合併《路，或任何其他的霣路元件。 -6 - 本紙張尺度ϋ川十KS家梂蜱（（’NS ) Λ4規格（210X 297公釐） (誚先聞讀背面之注意事項再填寫本頁) 裝. 訂 經"-部中决榡準局負工消合作社印絮 A7 ____B7_ 五、發明説明（t ) 通常，眾多的ICs傜同時平行製作在半導驩基板上， 在製程完成之後，會将晶画切鲥，使將ICs分剌成許多
I 傾別的晶片，然後•再将該晶片封裝成客戶所用之最終 廉品，例如，消費産品諸如計算機糸統，行動霣話，籲 人數位肋理（PDAs)及其他霣子産品。 該基板201,例如，供矽晶國，當然也可以使用其他 的基板，如砷化鎵，緒，绝錄體上矽（SOI)或其他的半 導驩材料，例如，該基板可用預定導霣性之雜質輕撖或 大最地摻雜，以達成想要的霣待性。 如鼸所示，在該基板之表面上裂作一堆疊墊210,例如 ,此堆叠魅包含一形成在基板表面上之氣化物層塾212, 例如，此氣化物層塾像利用熱氣化法形成，該氣化物層 鹪要夠厚，才能滅少應力，及增加蝕刻停止層墊和基板 之間的黏著性。 在該氣化物層魅之上為雔刻停止層塾214,此蝕刻停 止層憝换當作1C後面製程之》刻停止或研磨停止層，在 實施例中，該賊刻停止跚塾為氮化矽（SiN4),例如， 此《化物層傜利用低壓化學氣相沈稹法（LPCVD)沈積而 成，酋然fe可以使用其他沈稹《化物層之技術，通常 ，該氮化物層厚：約2200^。 在該氰化物！4之上為硬式姓刻躔罩跚216,根據本發 明·該磺式敝刻鏟睪為雄搛雜矽酸玻璃此磷嫌 雜矽_玻璃（PSG)供利用各種不闻的化學氣相沈稹（CVD) 技術沈積，例如.CVD技術有包含«槳增強cvd(pecvd) -7 - --- 一 ___. . _ ___ 本紙張尺度诚川中阁嗶家橾卑（（:NS ) Λ4規格（210X297公嫠） (請先閱讀背面之注意事項再填寫本頁)
A7 B7 五、發明説明（务） •例如，此處纳人參考的PSG之PECVDtt明在Applied Materials P-500 PECVD P-TEOS , PECVD傈使用具有任 何》(P>雜質源之矽烷或TEOS氣體，當然也可以使用像 三甲基磷（TMP)之類的材料當作磷雜霣源。 也可以使用次常壓CVD(SACVD)或常壓 CVD(APCVD)技 術形成PSG膜，例如，此種技術可採用具有任何掖體形 式之P _霣廉的奥氣（〇3)和TE0S氣《，此«併入採用 作各種必要的參考之APCVD和SACVD技術，例如，敘述在 Applied Materials Ozone-TEOS,當然也可以使用其他 形成PSG膜之已知沈積技術。 該PSG層之厚度要夠摩，才能當作硬式蝕刻遮軍•而 厚度刖取決於應用，在本實施例中，例如，具有足夠厚 度之PSG層傜當作用以形成深溝渠之反應離子蝕刻（RIE) 的蝕刻遮覃，通常，PSG靥之厚度約為3,000-20,000 °A, 約以5,000-9,000 ί為佳，而最好約為7,000 X。 經"部中决樣率局興-τ·消费合作社印笨 (請先閏讀背面之注意事項再填寫本頁) 該PSG層之P濃度要夠离，才能達到對《化物的湄式 牲刻S擇性，較离的P濃度，對《化物有較髙的蝕刻屋 擇性，但是，若P的濃度超《上限，M PSG會容易在表面 上形成磷酸晶此種酸晶醴會造成層的不嫌定，但是 可以利用回火除去，通常，上限約為11炻，因為PSG夠 硬，所以不*要回火，以密集化該膜，因此•可以不回 火而達成Ρ濃度小於或等於〜10- ；Uvt%汔PSG膜的沈積。 在沈積膜上之〇3與表面有強烈的鼸係•因此•在沈 «之前，表面須先作«理•但是發現：P的濃度大於或 本紙張尺度进州中阐囤家栋埤< ('NS ) Λ4規輅（210X21)7公嫠） A7 B7 五、發明説明（7 ) 等於〜1%,會使psg膜典表面無η。 在本實施例中，PSG之Ρ的濃度約為以〜 5-9«t4為佳，而最好約為7wt%.當然，P濃度可以改 變，以速到希望的溉式蝕刻速率，雖然P泰度超遢上限 ，會有較髙的濕式蝕刻速率，但是，霈要回火使膜穩定 ，此外，改變沈稹搽件可以增強PSG膜的灞式蝕刻邐 擇性，通常，降低功率和/或溫度會使PSG膜比«化物 具有較髙的蝕刻灌擇性，在一贲施例中，PSG的沈稹 篇度為200-600*0 ,而RF功率則介於100-3500V之面。 然後使用傳统的石板印躏術和蝕刻技術，製作該堆叠 站之Η案以形成溝渠，參考第2b圏，沈積一光阻醑230 ，以方便該堆疊塾_案之製作，為了改善石板印刷術的 解析度，在光阻之下提供抗反射塗着（ARC)膜220。 在本實施例中，該ARC為有機材料ARC,如botton抗反 射曆（BARL),可提供一障蔽層218,以防止PSG輿BARL和 /或光粗靥起反K,例如，濃度大於8 vtX之P可能會污 染光阻，但是取決於使用的光阻，例如，孩障蔽層為未 慘雜的矽酸玻鵃，此兌許縴敲靥以相同的工具藉由藺两 / 經消部中央標卑局負工消介合竹社印米 (誚先閱讀背面之注意事項再填寫本頁) 訂 雄雜源，以相同方式形成，障ίΚ跚摩的200-5000ί之間 ，要防止起反應，通常最好50〇i躭夠了。 當然也可以使用嫵機的ARC,例如，該無機的ARC為像 含氣氰化物之介竃質材料.孩無機的ARC也可以當作防 止PSG和光阻跚起反應之障fi(靥，使用無機的ARC之優貼 為允許PSG和ARC麕以相同方式沈稹。 -9 - 經漭部t次枒率局負Η消费合作社印輩 A7 ___B7_ 五、發明説明（及） 參考第2c園，藉由《光源和光睪，進擇性曝光孩光阻 層，在願膨時，根《光阻為正光粗或夤光粗，移除曝光 或未曝光之匾域，然後保背堆蠱S未受保護之B域·孩 未受保嫌之匾域對惠要形成溝渠之匾域。 然後藉由RIE蝕刻在未受保護區域中之堆璺酋，使其 下之基板表面曝露出來，在製作堆疊酋之圓案後，才移 除光阻層，若有使用有機ARC(BARL),也要移除該BARL 層，若有使用無機ARC,則可能留下在PSG層上之介霣層。 之後，使用堆疊酋當作鏟罩，藉由RIE蝕刻基板•以 形成溝篥260,例如，該溝渠偽用以形成記億儷單胞之 溝渠霣容器，RIE俗在溝渠形成期間，浸»在PSG遮睪上 之薄障蔽靥或無機ARC靥。 接著使用謳式蝕刻除去該PSG遮單靥，娓式蝕刻僳採用 一種稀囅《的HF蝕刻液，例如，該稀釋遇的蝕刻液為比 例約50: 1之HF,此種稀釋遇的HF蝕刻掖能典對氣化物有 足夠离的牲刻萑擇性，PSG封氣化物之墉式蝕刻费擇性約 為50: 1-5 00 : 1,其中以50: 1為佳，當然，實際的触刻 灌择性取決於P的囊度。 該湄式蝕刻遘擇性足以除去PSG層，但又不會影響到 氣化物14212,此優黏為：可以使該硬式遮罩靥在前段 製程中移除.因而可以避免在後段製程移除硬式遮車庸 時的》S拽問題。 彳 在此，使用傳統的製造技術，例如，此處纳入參考由 HesbU等人發表在IEDM»文集第93-δ27頁之Α 0·6ι/·2 -10- ( rNS ) ( 210X297^# ) (請先閲讀背面之注意事項再填寫本頁) • I. I ·__·- - -- I— -- ,»/. ^ n j ^^1 m { .- U3 ,--- ---J-----l· — 一.1 — 一_ — A7 __B7_ 五、發明説明（夕） 258Mb Trench DRAM Cell With Self-Aligned Buried
Strap (BEST)論文，繼缅形成DRAM單胞的製程，其中包 | 含形成埋入的霣棰板，節點介霣層環管充溝榘•例 如用有摻雜的多晶矽，形成埋入的金羼箝，定義隔離匾 .以形成STIs,沈積包含堆疊閘極在内的各層且将逭些 靥製作成團案，以形成表示字元鎳之閘極導體，沈稹一 層間介霣層。産生接觸開口，及形成位元線。 當本發明待別參考各實施例画示和説明時，蒱由那些 技術中的技巧，可以知道修正例和變化例可能在本發明 的範麵中，因此，本發明之範園慝該不是參考上面之敘 述決定，而是窸該參考具有全部等效範函之申請専利範 圍附錄決定。 (誚先閲讀背面之注意事項再填寫本頁) ¥ ,*? 訂 .¾¾‘部中决枒卑局貞J-消贽合竹社印掣 本紙張尺度诚扣中囷围家棍哗（CNS > Λ4規格（210X297公羞）
/〇月冲修正/更正/補充 __B7_ 五、發明説明（、。） 參考符號説明 100 .......溝渠霣容器DRAM單胞
I 101 .......基板 110.......電晶體 112 .......閜極 113 .......源極 114 .......汲棰 120.......字元線 125.......擴散匾 157.......層 160 .......溝篥霄容器 161 .......多晶矽 163.......節黠介電質 165 .......埋入的16極板 166 .......多晶矽 169 .......氮化物層塾 170 .......埋入井 173.......P型井 180.......淺溝渠绝緣體 186.......位元線接觸開口 189 .......層間介霣層 190 .......位元線 201.......基板 210.......堆叠酋 -12- 本紙张尺度认川屮WK家优呤（（'NS ) AWJUi ( 2丨ΟΧ297公窠） ^------1T--------4 (誚先閱讀背面之注意事項再填寫本頁)
*ί/‘郝十决枒卑局只J.消玢合竹社印V A7 B7 β}夺日修正/史玉./補光 五、發明説明（II ) 212.......氣化物層I& 214.......蝕刻停止«酋
J 216.......硬式蝕刻遮睪餍 218.......障蔽層 220 .......抗反射塗著膜 230 .......光阻層 260 .......溝渠 ，1T------^ (姊先閱讀背面之注意事項再填寫本頁) #ίΜ"屮次行準而兵二消於合竹社印^ -13- 本紙張尺度诚川屮囷®家樣呛（（’NS ) Λ4規格（2丨OX2SI7公釐）

Claims (1)

  1. 申請專利範圍 A8 B8 C8 D8 1. —種用於餿刻基板之堆璺酋，包含： 一 PSG硬式遮軍靥，該PSG硬式蠹罩靥你當作形成深 溝渠時，反應離子《刻之餘鯆遮軍。 2. 如申請專利範圍第1項之堆疊魅，其中孩PSG靥摩約 3 · 00〇X到 20,00〇L 3. 如申請專利範画第1項之堆叠憝 5 · 000¾到 9.00〇X〇 4. 如申請專利範圓第1項之堆墨t| 成在具有氣化物層tt之基板上。 5. 如申讅專利範圃第4項之堆*益，其中該PSG雇所含 之《I的濃度依使得該PSG層能相對於該氣化物靥鹪有 S揮牲蝕刻。 6. 如申請専利範園第4項之堆叠塾，其中詼psG靥相辑 於該氣化物暦憝之g擇蝕刻率約介於50比1到5〇〇比 1之藺。 7. 如申請専利範函第1項之堆墨魅，其中該PSG層所含 之碟的濃度要低於形成译酸晶釀之濃度。 其中孩PSG雇摩約 其中孩PSG雇你形 (請先閲讀背面之注f項再填寫本頁) -裝· 訂 1- 經濟部中央揉準局貝工消费合作社印製 •如申請専利箱園第1 之路的濃度約介於1 .一種用於触刻基板之 一形成在該基板上 一形成在該氣化物
    璺ϋ ,其中該P S G層所含 1 w t X之間。 包含： 物靥链： 之停止層鹪：及 一形成在該停止層！&上之PSG硬式蠹箪靥，該PSG礙 式鳙軍靥供提供當作形成深溝麋畤，反應離子蝕鯆之 14 本紙張尺度逍用中國國家揉率（CNS ) A4规格（210Χ2ί>7公釐） 經濟部中央榡準局WC工消费合作社印«. 388102 bS --------_ 、申請專利範固 牲刻遮軍。 10.如申請專利範園第9項之堆疊»,其中孩PSG曆厚約 3，οοοί到 20 , oooi〇 U.如申謫專利範園第9項之堆疊塾，其中孩PSG靥厚約 〇 5 · 000A到 9,00〇X〇 12.如申嫌專利範_第9項之堆墨塾，其中該PSG層所含 之磷的濃度你使得該PSG層能相對於該氣化物層结有選 择性蝕薄，且低於形成磷酸晶鼸之囊度。 13·如申請專利範園第12項之堆墨酋，其中該pSG層相對 於該氣化物層魅之龌擇牲刻率約介於50比1到500比 1之間。 如申請專利範匾第9項之堆疊魅，其中該PSG層所含 之除的濃度約介於lvtX到llwtX之間。 15. —種在基板中形成深溝渠之方法•包含之步騵為： 提供一具有PSG硬式遮軍層之堆曼酋； 製作該躞式遮睪層之鼷案，以確定深溝渠之位置： 及 反鼴離子蝕刻在孩確定位置之基板，其中該硬式遮 睪層為反醢離子蝕刻之蝕刻遮單。 16. 如申讅專利範臞第15項之方法，其中該裂作_案之 步臟包含： 在該硬式蓮睪靥上形成一光粗層；及 顧膨該光阻曆，以在確定之位置形成未受保謹之6 域以形成深溝槩。 _ 15 - 本《張ΧΛϋ财（CNS ) A4«UM 21GX297公羞) (請先閲讀背面之注項再填寫本頁) 裝· •訂 vi_ A8 B8 C8 D8 1 9 .如
    388102 申請專利範圍 17. 如申請專利範園第16項之方法，更包含：在形成該 光咀曆之前，先在該堆叠fi上沈積一抗反射塗著層的 步以改菩解析度。 18. 如电·«專利範園第17項之方法，邇包含：在形成該 光阻 p沈積該抗反射塗着層之前，先在該堆墨14上 沈積 ί蔽曆之步囅 専利範國第18項之方法，更包含 反丨子蝕刻該堆叠塾，以曝露出該基板； 曝露出該磺式遮罩；及 使用該硬式遮軍靥當作形成深溝渠時的遮軍，反應 離子蝕刻該基板。 20.如申請專利範園第15項之方法，其中該堆疊塾邇包 含一氣化物層fi,及包含藉由相對於該氣化物層酋之 遘择性钱刻，除去該硬式遮罩層之步鱖。 --------' 裝-- (請先閲讀背面之注意事項再填寫本頁) 、1T ^. 經濟部中央揉準局員工消費合作社印策 16- 本紙張尺度逍用中國國家揉準（CNS ) Α4規格（210X297公釐）
TW087111938A 1997-09-30 1998-07-22 A pad stack for etching a substrae and a method of forming deep trenches in a substrate TW388102B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/940,891 US6020091A (en) 1997-09-30 1997-09-30 Hard etch mask

Publications (1)

Publication Number Publication Date
TW388102B true TW388102B (en) 2000-04-21

Family

ID=25475593

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087111938A TW388102B (en) 1997-09-30 1998-07-22 A pad stack for etching a substrae and a method of forming deep trenches in a substrate

Country Status (6)

Country Link
US (1) US6020091A (zh)
EP (1) EP0908937A3 (zh)
JP (1) JPH11168201A (zh)
KR (1) KR100562212B1 (zh)
CN (1) CN1218274A (zh)
TW (1) TW388102B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19844102C2 (de) 1998-09-25 2000-07-20 Siemens Ag Herstellverfahren für eine Halbleiterstruktur
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
TW523802B (en) * 1999-04-02 2003-03-11 Mosel Vitelic Inc Novel mask configuration of IC layout
US6335292B1 (en) * 1999-04-15 2002-01-01 Micron Technology, Inc. Method of controlling striations and CD loss in contact oxide etch
US6342428B1 (en) * 1999-10-04 2002-01-29 Philips Electronics North America Corp. Method for a consistent shallow trench etch profile
DE19958904C2 (de) * 1999-12-07 2002-01-24 Infineon Technologies Ag Verfahren zur Herstellung einer Hartmaske auf einem Substrat
US6261967B1 (en) * 2000-02-09 2001-07-17 Infineon Technologies North America Corp. Easy to remove hard mask layer for semiconductor device fabrication
US6396121B1 (en) * 2000-05-31 2002-05-28 International Business Machines Corporation Structures and methods of anti-fuse formation in SOI
US6607984B1 (en) 2000-06-20 2003-08-19 International Business Machines Corporation Removable inorganic anti-reflection coating process
TW540154B (en) 2001-06-04 2003-07-01 Promos Technologies Inc Deep trench capacitor structure and its manufacturing method
DE102004004879B4 (de) * 2004-01-30 2008-03-13 Qimonda Ag Maskierungsvorrichtung zur Maskierung beim Trockenätzen und Verfahren zum Maskieren beim Trockenätzen eines zu strukturierenden Substrats
US20060261436A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Electronic device including a trench field isolation region and a process for forming the same
US7371695B2 (en) * 2006-01-04 2008-05-13 Promos Technologies Pte. Ltd. Use of TEOS oxides in integrated circuit fabrication processes
US7560387B2 (en) * 2006-01-25 2009-07-14 International Business Machines Corporation Opening hard mask and SOI substrate in single process chamber
JP5028811B2 (ja) * 2006-02-03 2012-09-19 住友電気工業株式会社 化合物半導体光デバイスを作製する方法
US7491604B2 (en) * 2006-03-07 2009-02-17 International Business Machines Corporation Trench memory with monolithic conducting material and methods for forming same
KR100744071B1 (ko) 2006-03-31 2007-07-30 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
US7491622B2 (en) * 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7670895B2 (en) 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7528078B2 (en) 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US7704849B2 (en) 2007-12-03 2010-04-27 Micron Technology, Inc. Methods of forming trench isolation in silicon of a semiconductor substrate by plasma
US8133781B2 (en) * 2010-02-15 2012-03-13 International Business Machines Corporation Method of forming a buried plate by ion implantation
US8404583B2 (en) * 2010-03-12 2013-03-26 Applied Materials, Inc. Conformality of oxide layers along sidewalls of deep vias
US8563386B2 (en) 2010-11-16 2013-10-22 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with bandgap material and method of manufacture thereof
CN102931143B (zh) * 2011-08-10 2015-04-29 无锡华润上华科技有限公司 NOR Flash器件制作方法
CN106811752B (zh) * 2015-12-02 2019-10-25 中微半导体设备(上海)股份有限公司 形成双大马士革结构的方法、等离子体刻蚀方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2691153B2 (ja) * 1988-11-22 1997-12-17 富士通株式会社 半導体装置の製造方法
JPH03167838A (ja) * 1989-11-28 1991-07-19 Fujitsu Ltd 半導体装置及びその製造方法
US5112762A (en) * 1990-12-05 1992-05-12 Anderson Dirk N High angle implant around top of trench to reduce gated diode leakage
JPH0547936A (ja) * 1991-08-20 1993-02-26 Fujitsu Ltd 半導体装置の製造方法
US5545588A (en) * 1995-05-05 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of using disposable hard mask for gate critical dimension control
US5614431A (en) * 1995-12-20 1997-03-25 International Business Machines Corporation Method of making buried strap trench cell yielding an extended transistor
US5776808A (en) * 1996-12-26 1998-07-07 Siemens Aktiengesellschaft Pad stack with a poly SI etch stop for TEOS mask removal with RIE

Also Published As

Publication number Publication date
JPH11168201A (ja) 1999-06-22
EP0908937A3 (en) 2004-03-31
KR100562212B1 (ko) 2006-05-25
EP0908937A2 (en) 1999-04-14
KR19990029473A (ko) 1999-04-26
CN1218274A (zh) 1999-06-02
US6020091A (en) 2000-02-01

Similar Documents

Publication Publication Date Title
TW388102B (en) A pad stack for etching a substrae and a method of forming deep trenches in a substrate
US11050020B2 (en) Methods of forming devices including multi-portion liners
JP5448085B2 (ja) 半導体シャロー・トレンチ・アイソレーション（ｓｔｉ）酸化物をエッチングから保護する方法
US6211044B1 (en) Process for fabricating a semiconductor device component using a selective silicidation reaction
US7129180B2 (en) Masking structure having multiple layers including an amorphous carbon layer
JP2000031425A (ja) 半導体集積回路
TW200525690A (en) Method for achieving improved STI gap fill with reduced stress
TW291598B (en) Manufacturing method for semiconductor device
CN101197325A (zh) 用于dram单元和外围晶体管的方法及所产生的结构
TW200406041A (en) Method for producing shallow trench isolation
CN110120343A (zh) 氮化硅膜和半导体器件的制造方法
Rojas et al. Flexible semi‐transparent silicon (100) fabric with high‐k/metal gate devices
CN104347513B (zh) 用于改进的栅极间隔件控制的利用多层外延硬掩膜的cmos制造方法
TW393758B (en) Method of fabricating semiconductor chips with silicide and implanted junctions
TW563208B (en) Removable inorganic anti-reflection coating process
TW492091B (en) Reliable polycide gate stack with reduced sheet resistance
CN100536090C (zh) 形成cmos半导体器件的方法
TWI670794B (zh) 包括溝槽隔離之半導體裝置
TW434792B (en) Semiconductor device structure with composite silicon oxide layer and method for making the same
JP3288675B2 (ja) 半導体基板上に窒化された界面を形成するための方法
CN103258795A (zh) 防止光刻胶在湿法刻蚀中产生缺陷的工艺方法
CN101937879A (zh) 锗硅Bi-CMOS器件制备工艺
US20240145303A1 (en) Selective thin film formation method and method of manufacturing semiconductor device using the same
Wang et al. Impact of Protective Layer Structures on High‐Temperature Annealing of GaN
KR960012321A (ko) 반도체 소자의 게이트 전극 형성방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees