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KR19990029473A - 경질의 에칭 마스크 - Google Patents

경질의 에칭 마스크 Download PDF

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KR19990029473A
KR19990029473A KR1019980036179A KR19980036179A KR19990029473A KR 19990029473 A KR19990029473 A KR 19990029473A KR 1019980036179 A KR1019980036179 A KR 1019980036179A KR 19980036179 A KR19980036179 A KR 19980036179A KR 19990029473 A KR19990029473 A KR 19990029473A
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South Korea
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layer
pad
psg
pad stack
substrate
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KR1019980036179A
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이길영
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디어터 크리스트, 베르너 뵈켈
지멘스 악티엔게젤샤프트
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Abstract

기판내에 트랜치를 형성하기 위한 기판의 반응성 이온 에칭을 위해, 경질의 에칭 마스크는 인 도핑된 실리케이트 글래스로 이루어진다.

Description

경질의 에칭 마스크
본 발명은 소자 제조에 관한 것이며, 보다 구체적으로 예를 들어 트랜치 캐패시터에서 사용되는 것과 같은 깊은 트랜치를 에칭하기 위한 향상된 경질의 에칭 마스크에 관한 것이다.
소자 제조에 있어서, 절연층, 반도체 층 및 도전층이 기판 상에 형성된다. 트랜지스터, 캐패시터 및 저항과 같은 소자를 형성하기 위해 형상 및 간격을 생성하도록 상기 층들은 패터닝된다. 이러한 소자들은 원하는 전기적 기능을 달성하기 위해 상호 접속된다.
소정의 응용에 있어서, 트랜치 또는 깊은 트랜치는 예를 들어 트랜치 캐패시터를 형성하기 위해 기판내에 형성된다. 트랜치를 형성하는 것은 반응성 이온 에칭(RIE)과 같은 이방성 에칭에 의해 수행된다. 경질의 마스크 층이 RIE 마스크로서 역할을 하도록 제공 및 패터닝된다. 일반적으로 패드 나이트라이드 및 패드 옥사이드와 같은 부가적인 층이 경질의 마스크 층 아래에 제공된다. 상기 나이트라이드 층은 후속 공정의 연마 정지층의 역할을 하며, 상기 패드 옥사이드 층은 부착력을 증착시켜 실리콘 기판과 패드 나이트라이드 층 사이의 스트레스를 감소시킨다. 이와 같이, 경질의 마스크 층은 RIE 동안에 이온의 충격을 견디기에 충분할 정도로 조밀(dense)하도록 요구된다. 부가적으로, 상기 마스크 층은 연마 층보다 높은 에칭율을 가져야 하며, 다른 패드 층을 제거하지 않고 그것을 제거될 수 있게 한다.
일반적으로, TEOS 옥사이드가 경질의 마스크 층으로 사용된다. TEOS는 RIE를 견딜 정도로 충분히 조밀하다. 그러나, TEOS는 옥사이드에 대해 선택적으로 에칭될 수 없다. 이것은 TEOS 마스크를 제거하는 도중에 문제점을 야기한다. 예를 들어, TEOS 경질 마스크의 제거는 또한 패드 나이트라이드 아래의 패드 옥사이드를 에칭하여, 기판으로부터 패드 나이트라이드의 분리를 야기한다.
상술한 문제점에 입각하여, 본 발명은 옥사이드에 대해 선택적으로 제거될 수 있는 경질의 마스크 층을 가지는 패드 스택을 제공하도록 한다.
도 1은 트랜치 캐패시터 메모리 셀을 도시한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 경질의 마스크를 포함하는 패드 스택을 도시한다.
*도면의 주요부분에 대한 부호의 설명*
101, 201 : 기판 100 : DRAM 셀
112 : 게이트 120 : 워드 라인
180 : STI 210 : 패드 스택
214 : 패드 에칭 정지층 216 : 에칭 마스크층
218 : 장벽층 220 : 반사 방지 코팅(ARC)
230 : 레지스트층 260 : 트랜치
본 발명은 예를 들어 깊은 트랜치(DT)를 형성하기 위한 기판의 반응성 이온 에칭에 관한 것이다. 일 실시예에 따라, 인 도핑된 실리케이트 글래스(PSG)로 이루어진 경질의 마스크 층을 포함하는 패드 스택이 기판의 표면 상에 형성된다. 상기 PSG는 패드 옥사이드 및 패드 나이트라이드 층 상부에 형성되어, 패드 스택을 형성한다.
일 실시예에 있어서, PSG는 패드 옥사이드와의 충분한 에칭 선택도를 생성하는 농도이고 불안정한 층을 형성하는 것보다 낮은 농도의 인을 포함한다. 오존에 기초한 PSG에 대하여, 인의 농도는 약 1중량% 보다 높으며, 표면 의존 상태를 회피하게 된다.
패드 스택은 DT가 형성되어야 하는 기판의 영역을 노출하도록 패터닝된다. DT 에칭 마스크의 역할을 하는 PSG를 사용하여, 노출된 기판 영역은 반응성 이온 에칭(RIE)으로 에칭된다. 이와 같이, RIE는 원하는 깊이의 DT를 형성하고, 이것은 트랜치 캐패시터를 형성하기 위해 사용된다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.
본 발명은 경질의 에칭 마스크에 관한 것이다. 설명을 목적으로, 본 발명은 깊은 트랜치를 제조하는 데에 사용된 패드 스택에 관련하여 설명된다. 깊은 트랜치는 랜덤 액세스 메모리 집적 회로(IC)의 메모리 셀용 트랜치 캐패시터로서 사용된다. 그러나, 본 발명은 상당히 광범위하고, 옥사이드에 대해 선택적으로 제거될 수 있는 패드 마스크에 응용될 수 있다.
편의를 위해, 트랜치 캐패시터 다이나믹 RAM(DRAM)셀의 설명이 제공된다. 도 1을 참조하여, 트랜치 캐패시터 DRAM 셀(100)이 도시된다. 이같은 DRAM 셀(100)은, 본 발명에서 참조문으로 인용된 예를 들어 Nesbit 등에 의한자기 정렬된 매몰 스트랩(BEST)을 가지는 0.6μm 2 256Mb 트랜치 DRAM 셀, IDEM 93-627에 개시되었다. 도시된 바와 같이, DRAM 셀(100)은 기판(101)내에 형성된 트랜치 캐패시터(160)를 포함한다. 상기 트랜치는 일반적으로 n-도펀트를 사용하여 강하게 도핑된 폴리실리콘(poly)으로 채워진다. 상기 폴리는 캐패시터의 하나의 플레이트로 작용하며 일반적으로 스토리지 노드로 언급된다. n-타입 도펀트를 사용하여 도핑된 매몰 플레이트(165)는 상기 트랜치의 하부 부분을 둘러싼다. 상기 트랜치의 상부 부분에는 기생 누설을 감소시키는 데에 사용되는 칼라(178)가 존재한다. 노드 유전층(163)은 캐패시터의 두 플레이트를 절연시킨다. n-타입 도펀트를 포함하는 매몰 웰(170)은 어레이의 DRAM 셀의 매몰 플레이트를 접속하기 위해 제공된다. p-웰(173)이 상기 매몰 웰 상부에 존재한다. 상기 p-웰은 수직 누설을 감소시키도록 동작한다.
DRAM 셀(100)은 또한 트랜지스터(110)를 포함한다. 상기 트랜지스터는 게이트(112)와, n- 타입 도펀트를 가지는 소오스(113) 및 드레인(114) 확산 영역을 포함한다. 드레인 및 소오스의 설계는 트랜지스터의 동작에 의존한다. 편의를 위해, 드레인 및 소오스는 본 명세서에서 상호 변환 가능하게 사용된다. 트랜지스터와 캐패시터의 접속은 노드 확산으로 언급되는 확산 영역(125)에 의해 달성된다. 또한 워드 라인으로 언급되는 게이트 스택은 일반적으로 폴리(166) 및 나이트라이드(168)를 포함한다. 대안적으로 층(157)은 워드 라인의 저항을 감소시키기 위해 폴리 층 상부의 몰리브덴(MoSiX), 탄탈륨(TaSiX), 텅스텐(WSiX) 또는 코발트(CoSiX)와 같은 실리사이드를 포함하는 폴리사이드 층이다. 일 실시예에 있어서, 상기 폴리사이드 층은 폴리 위에 WSiX를 포함한다. 나이트라이드 라이너(169)는 게이트 스택 및 기판을 덮는다. 상기 나이트라이드 층(168) 및 나이트라이드 라이너는 후속 공정동안 에칭 정지층 또는 연마 정지층으로 동작한다.
얕은 트랜치 절연층(STI, 180)은 DRAM 셀(100)을 다른 셀 또는 다른 장치들로부터 절연시킨다. 도시된 바와 같이, 워드 라인(120)은 트랜치의 상부에 형성되어 STI(180)에 의해 트랜치와 절연된다. 워드 라인(120)은 전송 워드 라인으로 언급된다. 이같은 구조는 접혀진 비트 라인 구조(folded bitline architecture)로 언급된다.
인터레벨의 유전층(189)이 워드 라인의 상부에 형성된다. 비트라인으로 표현된 도전층(190)은 인터레벨 유전층 상부에 형성된다. 비트 라인 콘택 개구부(186)가 상기 인터레벨의 유전층에 제공되어, 소오스(113)를 비트 라인(190)에 접속시킨다.
이같은 다수개의 셀이 어레이내에 형성된다. 셀 어레이는 워드 라인 및 비트 라인에 의해 상호 접속된다. 셀의 해당 워드 라인 및 비트 라인을 활성화시키므로써 셀에 대한 액세스가 달성된다.
도 2a를 참조하여, IC를 형성하기 위해 사용된 기판(201)의 일부에 대한 단면도가 도시된다. 상기 IC는 예를 들어 RAM, DRAM, SDRAM, SRAM 및 ROM과 같은 메모리 IC이다. 상기 IC는 프로그램 가능한 논리 어레이(PLA), ASIC(Application Specific IC), 병합된 DRAM 논리 회로(merged DRAM-logic circuit)와 같은 논리 회로가 될 수도 있다.
일반적으로, 수많은 IC가 반도체 기판 상에 병렬로 제조된다. 제조 이후, 웨이퍼는 IC를 다수개의 개별적인 칩으로 분할하기 위해 다이싱된다. 상기 칩은 예를 들어 컴퓨터 시스템, 셀룰러 폰, 개인 디지털 지원(PDA : Personal Digital Assistants) 및 다른 전기 제품과 같은 사용자 제품으로 사용하기 위한 최종적인 제품으로 패키징된다.
예를 들어 기판(201)은 실리콘 웨이퍼이다. 갈륨 비소, 게르마늄, SOI( Silicon On Insulator) 또는 다른 반도체 물질의 다른 기판도 역시 사용된다. 예를 들어 상기 기판은 미리 결정된 도전성의 도펀트를 사용하여 약간 또는 강하게 도핑되어 원하는 전기적 특성을 얻는다.
도시된 바와 같이, 패드 스택(210)이 기판의 표면에 제공된다. 상기 패드 스택은 예를 들어 기판의 표면에 형성된 패드 옥사이드층(212)을 포함한다. 상기 패드 옥사이드는 예를 들어 열적 산화에 의해 형성된다. 상기 패드 옥사이드는 스트레스를 감소시키고 패드 에칭 정지층과 기판 사이의 접착을 증진하도록 충분히 두껍다.
패드 에칭 정지층(214)이 패드 옥사이드 상부에 제공된다. 상기 패드 에칭 정지 층은 IC의 후속 공정에서 에칭 정지 또는 연마 정지 층의 역할을 한다. 일 실시예에 있어서, 상기 패드 에칭 정지 층은 실리콘 나이트라이드(SiN4)로 이루어진다. 상기 나이트라이드 층은 예를 들어 저압의 화학적 기상 증착(LPCVD)에 의해 형성된다. 나이트라이드 층을 증착하기 위한 다른 기술도 사용된다. 일반적으로, 패드 나이트라이드 층은 약 2.200Å이다.
패드 나이트라이드 상부에 경질의 에칭 마스크 층(216)이 형성된다. 본 발명에 따라, 경질의 에칭 마스크는 인 도핑된 실리케이트 글래스(PSG)로 이루어진다. 상기 인 도핑된 실리케이트 글래스(PSG)는 다양한 화학적 기상 증착(CVD) 기술에 의해 증착된다. 이같은 CVD 기술은, 예를 들어 플라즈마 강화된 CVD(PECVD)를 포함한다. PSG의 PECVD는, 본 명세서에서 참조문으로 인용한 예를 들어 어플라이드 머티어리얼스사의 P-500 PECVD P-TEOS에 개시되었다. PECVD는 소정의 인(P) 도펀트 소오스 가지는 실란 또는 TEOS 가스를 사용을 요구한다. 트리-메틸 인(TMP)과 같은 인 도펀트 소오스도 역시 사용된다.
PSG 박막을 형성하기 위해, SACVD(Subatmospheric Press CVD) 또는 APCVD(Atmospheric Press CVD) 기술도 역시 사용된다. 이같은 기술은 예를 들어 임의의 액체 타입의 P 도펀트 소오스를 가지는 오존(O3) 및 TEOS 가스를 사용한다. APCVD 및 SACVD 기술은 본 명세서에서 참조문으로 인용한 예를 들어 어플라이드 머티어리얼스사의 오존-TEOS에 개시되었다. PSG 박막을 형성하기 위한 다른 공지된 증착 기술도 역시 사용된다.
PSG 층의 두께는 경질의 에칭 마스크의 역할을 하기에 충분할 정도이다. 상기 두께는 적용에 의존하여 변할 수 있다. 일실시예에 있어서, PSG 층은 예를 들어 깊은 트랜치를 형성하는 데에 사용되는 반응성 이온 에칭(RIE)용 마스크로서 동작하기에 충분한 두께이다. 일반적으로 PSG 층의 두께는 약 3,000-20,000Å, 바람직하게 5,000-9,000Å이고 보다 바람직하게는 7,000Å이다.
PSG 층의 P 농도는 옥사이드와의 원하는 습식 에칭 선택도를 얻을 만큼 충분히 높다. P농도가 높아질수록, 옥사이드와의 에칭 선택도가 상승한다. 그러나, P 농도가 상한을 초과하면, PSG는 기판 상에 인산 결정을 형성하는 경향이 있다. 상기 인산 결정은 어닐링에 의해 제거될 수 있다. 일반적으로, 상한은 11%이다. PSG가 충분히 단단하기 때문에, 박막을 치밀하게 하기 위한 어닐링이 요구되지 않는다. 이와 같이, 약 10 - 11중량% 미만 또는 그와 동일한 P 농도를 가지는 PSG 파일 증착은 어닐링 없이 수행된다.
O3기초하여 증착된 박막은 강한 표면 의존성을 가지는 것이 알려졌다. 결과적으로, 표면의 전처리가 증착에 앞서 요구된다. 그러나, 약 11중량% 이상의 P 농도는 표면 의존성을 가지지 않은 PSG 박막을 야기한다는 것이 알려졌다.
일실시예에 있어서, PSG는 약 3 - 11 중량%, 바람직하게는 약 5-9중량%, 보다 바람직하게는 7중량%의 P농도를 가진다. 물론, P농도는 원하는 습식 에칭율을 얻기 위해 변화될 수 있다. 상한을 초과한 P의 농도는 높은 습식 에칭율을 얻었음에도 불구하고, 어닐링이 박막을 안정화시키기 위해 요구된다. 또한 PSG 박막의 습식 에칭 선택도는 증착 조건을 변화시키므로써 강화될 수 있다. 일반적으로, 전원 및/또는 온도를 감소시키는 것은 옥사이드에 대한 높은 에칭 선택도를 가지는 PSG 박막을 형성한다. 일실시예에 있어서, PSG는 약 200 - 600℃이고 100 -3500W의 RF 전력에서 증착된다.
트랜치를 형성하기 위해 패드 스택을 패터닝하는 것은 종래의 리소그래피 기술 및 종래의 에칭 기술을 사용하여 달성된다. 도 2b를 참조하여, 포토레지스트 층(230)이 증착되어 패드 스택의 패터닝을 용이하게 한다. 리소그래픽 분해능을 향상시키기 위해, 반사 방지 코팅(ARC) 박막(220)이 상기 포토레지스트 아래에 제공된다.
일실시예에 있어서, 상기 ARC는 바닥의 반사 방지층(BARL : Bottom Antirefection Layer)과 같은 유기질 ARC을 포함한다. 장벽층(218)은 PSG가 BARL 및/또는 레지스트 층과 상호 작용하는 것을 방지하기 위해 제공된다. 예를 들어 8중량% 이상의 P 농도는 사용된 레지스터에 따른 레지스트 오염을 야기한다. 상기 장벽층은 예를 들어 도핑되지 않은 실리케이트 글래스로 이루어진다. 이것은 도펀트 소오스를 스위치 오프시키므로써, 장벽층이 동일한 장비내에서 형성되도록 한다. 일반적으로 약 200 - 5000Å 사이, 바람직하게는 약 500Å의 장벽층이 이러한 상호 작용을 방지하기에 충분하다.
무기질 ARC도 사용된다. 상기 무기질 ARC는 예를 들어, 옥시나이트라이드와 같은 유전 물질로 이루어진다. 상기 무기질 ARC는 또한 PSG와 레지스트 층 사이의 잠재적인 상호 작용을 방지하기 위한 장벽층으로 동작할 수 있다. 무기질 ARC의 사용은 유용하게 동일한 장비내에서 PAG 마스크 및 ARC의 증착을 허용한다.
도 2c를 참조하여, 포토레지스트 층이 노출 소오스 및 마스크를 사용하여 선택적으로 노출된다. 레지스트의 포지티브 또는 네가티브 타입에 의존하여, 현상 동안 노출된 부분 또는 노출되지 않은 부분이 제거되어 보호되지 않은 패드 스택의 영역을 남긴다. 보호되지 않은 영역은 트랜치가 형성되는 영역에 해당한다.
보호되지 않은 영역의 패드 스택이 RIE에 의해 에칭되어 기판 표면 아래를 노출시킨다. 패드 스택을 패터닝한 후, 레지스트 층은 제거된다. 유기질 ARC(BARL)이 사용되면, BARL 층도 역시 제거된다. 무기질 ARC가 사용되면 유전층이 PSG 층 상부에 남아 있게 된다.
패드 스택을 마스크로 사용하여 기판은 RIE에 의해 에칭되어 트랜치(260)가 형성된다. 예를 들어 트랜치는 메모리 셀용 트랜치 캐패시터를 형성하기 위해 사용된다. RIE는 트랜치 형성 중에 PSG 마스크 상의 얇은 장벽 또는 무기질 ARC층을 마모시킨다.
습식 에칭이 상기 PSG 마스크 층을 제거하기 위해 사용된다. 습식 에칭은 희석 HF 에천트를 사용한다. 희석 에천트는 예를 들어, 약 50 : 1의 HF이다. 상기 희석 HF 에천트는 상당히 높은 옥사이드와의 에칭 선택도를 얻을 수 있다. 옥사이드에 대한 PSG의 습식 에칭 선택도는 약 10 : 1 - 500 : 1, 바람직하게 50 : 1이다. 물론, 실제 에칭 선택도는 P농도에 의존한다.
상기 습식 에칭 선택도는 패드 옥사이드(212)에 영향을 주지 않고 PSG 층을 제거할 수 있기에 충분하다. 이것은 경질의 마스크 층이 이전 단계의 처리에서 제거되는 것을 유용하게 가능하게 하며, 이에 따라 후속 단계의 처리에서 경질의 마스크 층의 제거와 관련된 과다한 마모 문제를 방지한다.
이러한 관점에서, 본 명세서에서 참조문으로 인용된 예를 들어 Nesbit 등에 의한 자기 정렬된 매몰 스트랩(BEST)을 가지는 0.6μm2256Mb 트랜치 DRAM 셀, IEDM 93-627에 개시된 기술과 같은 종래의 기술을 사용하여 제조된, 도 1에 도시된 바와 같이 DRAM 셀을 형성하기 위한 처리가 계속된다. 이것은 매몰 플레이트, 노드 유전층, 칼라를 형성하는 단계, 예를 들어 도핑된 폴리를 사용한 트랜치를 충진시키는 단계, STI를 형성하기 위해 절연 영역을 한정하는 단계, 워드 라인을 나타내는 게이트 도전체를 형성하기 위해 게이트 스택을 포함하는 다양한 층을 증착하고 이러한 층들을 패터닝하는 단계, 인터레벨의 유전층을 증착하는 단계, 콘택 개구를 형성하는 단계 및 비트 라인을 형성하는 단계를 포함한다.
본 발명이 특별히 도시되고 다양한 실시예를 참조하여 설명되었을 지라도, 본 발명의 사상적 범주를 벗어나지 않고 본 발명에 대한 변형 및 모방이 기술 분야의 당업자에 의해 인지될 수 도 있다. 본 발명의 범위는 상술한 설명을 참조하여 결정되지 않고, 본 발명의 모든 범위에 따른 첨부된 청구항에 의해 결정된다.
본 발명에 따라 반응성 이온 에칭을 위한 경질의 에칭 마스크로 인 도핑된 실리케이트 글래스를 사용하므로써, 인 농도를 제어하여 옥사이드에 대한 RIE의 에칭 선택도를 조정하므로써, 안정적이고 원하는 깊이의 트랜치를 형성할 수 있다.

Claims (20)

  1. 기판을 에칭하기 위한 패드 스택에 있어서,
    PSG 경질의 마스크 층을 포함하며, 상기 PSG 경질의 마스크 층은 깊은 트랜치를 형성하기 위한 반응성 이온 에칭용 에칭 마스크로서 역할을 하는 것을 특징으로 하는 패드 스택.
  2. 제 1 항에 있어서, 상기 PSG 층은 3,000Å 내지 20,000Å의 두께로 형성되는 것을 특징으로 하는 패드 스택.
  3. 제 1 항에 있어서, 상기 PSG 층은 5,000Å 내지 9,000Å의 두께로 형성되는 것을 특징으로 하는 패드 스택.
  4. 제 1 항에 있어서, 상기 PSG 층은 패드 옥사이드 층을 가지는 기판 상에 형성되는 것을 특징으로 하는 패드 스택.
  5. 제 4 항에 있어서, 상기 PSG 층은 PSG 층이 상기 패드 옥사이드 층에 대해 선택적으로 에칭되도록 하는 인 농도를 가지는 것을 특징으로 하는 패드 스택.
  6. 제 4 항에 있어서, 상기 PSG층은 50 대 1 내지 500 대 1 사이의 비율로 상기 패드 옥사이드 층에 대해 선택적으로 에칭되는 것을 특징으로 하는 패드 스택.
  7. 제 1 항에 있어서, 상기 PSG층은 인산 결정을 형성하는 농도 이하의 인 농도를 가지는 것을 특징으로 하는 패드 스택.
  8. 제 1 항에 있어서, 상기 PSG 층은 1중량% 내지 11중량% 사이의 인 농도를 가지는 것을 특징으로 하는 패드 스택.
  9. 기판을 에칭하기 위한 패드 스택에 있어서,
    상기 기판 상에 형성된 패드 옥사이드 층;
    상기 패드 옥사이드 상에 형성된 패드 정지층; 및
    상기 패드 정지층 상부에 형성되어, 깊은 트랜치를 형성하기 위한 반응성 이온 에칭용 에칭 마스크를 제공하는 PSG 경질의 마스크 층을 포함하는 것을 특징으로 하는 패드 스택.
  10. 제 9 항에 있어서, 상기 PSG 층은 3,000Å 내지 20,000Å의 두께로 형성되는 것을 특징으로 하는 패드 스택.
  11. 제 9 항에 있어서, 상기 PSG 층은 5,000Å 내지 9,000Å의 두께로 형성되는 것을 특징으로 하는 패드 스택.
  12. 제 9 항에 있어서, 상기 PSG 층은 PSG 층이 상기 패드 옥사이드 층에 대해 선택적으로 에칭되도록 하는 농도이고 인산 결정을 형성하는 농도 이하의 인 농도를 가지는 것을 특징으로 하는 패드 스택.
  13. 제 12 항에 있어서, 상기 PSG 층은 50 대 1 내지 500 대 1 사이의 비율로 상기 패드 옥사이드 층에 대해 선택적으로 에칭되는 것을 특징으로 하는 패드 스택.
  14. 제 9 항에 있어서, 상기 PSG 층은 1중량% 내지 11중량% 사이의 인 농도를 가지는 것을 특징으로 하는 패드 스택.
  15. 기판내에 깊은 트랜치를 형성하기 위한 방법에 있어서,
    PSG 경질의 마스크 층을 가지는 패드 스택을 제공하는 단계;
    깊은 트랜치에 대한 위치를 식별하기 위해 상기 경질의 마스크 층을 패터닝하는 단계; 및
    상기 경질의 마스크 층이 반응성 이온 에칭용 에칭 마스크를 제공하는 상기 식별된 위치의 기판을 반응성 이온 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 패터닝하는 단계는,
    상기 경질의 마스크 층 상에 레지스트를 형성하는 단계; 및
    깊은 트랜치에 대한 식별된 위치의 보호되지 않은 영역을 형성하기 위해 상기 레지스트를 현상하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 분해능을 향상시키기 위해 상기 레지스트를 형성하기에 앞서 상기 패드 스택상부에 반사 방지 코팅 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 상기 레지스트를 형성 및 상기 반사 방지 코팅층 증착에 앞서 상기 패드 스택상에 장벽층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 상기 기판을 노출시키기 위해 상기 패드 스택을 반응성 이온 에칭하는 단계;
    상기 경질의 마스크를 노출시키는 단계; 및
    깊은 트랜치를 형성하기 위한 마스크로서 상기 경질의 마스크 층을 사용하여 상기 기판을 반응성 이온 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 15 항에 있어서, 상기 패드 스택은 패드 옥사이드 층을 더 포함하며, 상기 패드 옥사이드 층에 대한 선택적 에칭에 의해 상기 경질의 하드 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
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