[go: up one dir, main page]

CN102931143B - NOR Flash器件制作方法 - Google Patents

NOR Flash器件制作方法 Download PDF

Info

Publication number
CN102931143B
CN102931143B CN201110228111.4A CN201110228111A CN102931143B CN 102931143 B CN102931143 B CN 102931143B CN 201110228111 A CN201110228111 A CN 201110228111A CN 102931143 B CN102931143 B CN 102931143B
Authority
CN
China
Prior art keywords
hard mask
mask layer
layer
etching
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110228111.4A
Other languages
English (en)
Other versions
CN102931143A (zh
Inventor
陈亚威
简志宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Corp
Original Assignee
CSMC Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Corp filed Critical CSMC Technologies Corp
Priority to CN201110228111.4A priority Critical patent/CN102931143B/zh
Priority to US14/130,460 priority patent/US9564336B2/en
Priority to PCT/CN2012/079460 priority patent/WO2013020474A1/zh
Publication of CN102931143A publication Critical patent/CN102931143A/zh
Application granted granted Critical
Publication of CN102931143B publication Critical patent/CN102931143B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明实施例公开了一种NOR？Flash器件制作方法，该方法包括：提供基底，所述基底上具有第一多晶硅层；在所述第一多晶硅层上形成第一硬掩膜层；采用干法刻蚀工艺对第一硬掩膜层进行刻蚀形成第一开口，且在对第一硬掩膜层进行刻蚀之前对连接刻蚀腔体的气体管路进行清洗；在所述第一硬掩膜层上形成第二硬掩膜层，且所述第二硬掩膜层覆盖所述第一开口的底部及侧壁；采用自对准工艺对第二硬掩膜层进行刻蚀形成第二开口，所述第二开口的宽度小于所述第一开口的宽度；采用自对准工艺对第一多晶硅层进行刻蚀形成浮栅。本发明所提供的NOR？Flash器件制作方法，可提高NOR？Flash器件的良品率。

Description

NOR Flash器件制作方法
技术领域
本发明涉及半导体器件制作工艺技术领域，更具体地说，涉及一种NOR Flash器件制作方法。 
背景技术
NOR Flash器件属于非易失闪存的一种，其特点是芯片内执行，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM(随机存储器)中，从而使其具有较高的传输效率。 
参考图1，图1中示出了现有的NOR Flash器件的剖面结构示意图，图中示出了基底1(或称衬底)，依次位于基底1上的栅介质层2、浮栅3、叠层介质层4(一般为ONO层)和控制栅5，在浮栅3两侧的基底1内设置有浅槽隔离区6(一般为氧化硅介质)。当然，浮栅3两侧的基底1内还有源区和漏区，由于此图是二维结构，因此没有将所述源区和漏区示出。 
在0.13μm或以下的NOR Flash器件制作过程中，为了减小存储区域的面积，且达到合适的器件耦合率，现有工艺中常采用如下方法：可参考图2～图6，在基底100上依次形成栅介质层(图中未示出)和第一多晶硅层101(为后续形成浮栅做准备)；在所述第一多晶硅层上形成第一硬掩膜层；刻蚀所述第一硬掩膜层102形成第一开口103；在第一硬掩膜层102上形成第二硬掩膜层104，所述第二硬掩膜层104覆盖所述第一开口的底部及侧壁；通过自对准工艺刻蚀所述第二硬掩膜层104，形成第二开口105，所述第二开口105的宽度小于所述第一开口的宽度；通过自对准工艺刻蚀所述第一多晶硅层，形成浮栅106。之后在浮栅106上形成叠层介质层和控制栅，这里不再描述。 
在现有的光刻技术下，采用上述方法可以减小相邻浮栅之间的距离，从而可减小存储区域的面积，且能够保证合适的器件耦合率。但是，最终所形成的NOR Flash器件的良品率较低。 
发明内容
有鉴于此，本发明提供一种NOR Flash器件制作方法，以提高NOR Flash器件的良品率。 
为实现上述目的，本发明提供如下技术方案： 
一种NOR Flash器件制作方法，该方法包括： 
提供基底，所述基底上具有第一多晶硅层； 
在所述第一多晶硅层上形成第一硬掩膜层； 
采用干法刻蚀工艺对第一硬掩膜层进行刻蚀形成第一开口，且在对第一硬掩膜层进行刻蚀之前对连接刻蚀腔体的气体管路进行清洗； 
在所述第一硬掩膜层上形成第二硬掩膜层，且所述第二硬掩膜层覆盖所述第一开口的底部及侧壁； 
采用自对准工艺对第二硬掩膜层进行刻蚀形成第二开口，所述第二开口的宽度小于所述第一开口的宽度； 
采用自对准工艺对第一多晶硅层进行刻蚀形成浮栅。 
优选的，上述方法中，在对第一硬掩膜层进行刻蚀之前对连接刻蚀腔体的气体管路进行清洗，具体包括： 
对连接刻蚀腔体的通有CO气体的管路进行清洗。 
优选的，上述方法中，采用干法刻蚀工艺对第一硬掩膜层进行刻蚀形成第一开口，具体包括： 
在所述第一硬掩膜层上旋涂光刻胶层； 
采用具有第一开口图案的掩膜版对所述光刻胶层进行曝光，之后显影，形成具有第一开口图案的光刻胶层，所述第一开口图案对应浅槽隔离区、源区和漏区； 
以所述具有第一开口图案的光刻胶层为掩膜，采用干法刻蚀工艺对第一硬掩膜层进行刻蚀，形成第一开口； 
去除所述具有第一开口图案的光刻胶层。 
优选的，上述方法中，对第一硬掩膜层进行刻蚀之后，还包括： 
对基底及其上的第一多晶硅层和第一硬掩膜层进行清洗。 
优选的，上述方法中，对第二硬掩膜层进行刻蚀之后，还包括： 
对基底及其上的第一多晶硅层和第二硬掩膜层进行清洗。 
优选的，上述方法中，对第一多晶硅层进行刻蚀之后，还包括： 
对基底及其上的第二硬掩膜层进行清洗。 
优选的，上述方法中，对基底及其上的第一多晶硅层和第一硬掩膜层进行清洗，或者，对基底及其上的第一多晶硅层和第二硬掩膜层进行清洗，或者，对基底及其上的第二硬掩膜层进行清洗时，均采用SC-1溶液。 
优选的，上述方法中，形成浮栅之后还包括： 
在所述浮栅上依次形成叠层介质层和控制栅。 
优选的，上述方法中，所述第一硬掩膜层和第二硬掩膜层均为SiN层。 
优选的，上述方法中，所述基底为硅衬底。 
从上述技术方案可以看出，本发明所提供的NOR Flash器件制作方法，由于在对第一硬掩膜层进行刻蚀之前对连接刻蚀腔体的气体管路进行了清洗，因此，刻蚀过程中不会使气体管路中所存在的杂质源(一般为在高温下可扩散进第一多晶硅层内的金属，尤其是Ni)对刻蚀后所露出的第一多晶硅层造成影响，即不会污染刻蚀后所暴露的第一多晶硅层，避免了在后续高温过程中(形成第二硬掩膜层时)所述杂质源扩散进第一多晶硅层内，因此，在对第一多晶硅层进行刻蚀时，可使所述第一多晶硅层在竖直方向上形成各向异性刻蚀，而不会因对第一多晶硅层内杂质源所扩散的区域进行刻蚀而形成各向同性刻蚀，因此，最终所形成的浮栅满足要求，从而可提高NOR Flash器件的良品率。 
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 
图1为现有技术中常见的NOR Flash器件的剖面结构示意图； 
图2～图6为本发明所提供的NOR Flash器件制作过程中器件的剖面结构示意图； 
图7、图9和图10为采用现有工艺形成NOR Flash器件过程中器件的剖面结构示意图； 
图8为采用现有工艺所形成的NOR Flash器件的扫描电镜俯视图； 
图11为本发明实施例所提供的一种NOR Flash器件制作方法的流程示意图。 
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 
正如背景技术部分所述，现有工艺中采用两层硬掩膜作为刻蚀第一多晶硅层时的掩膜层，可在有限的光刻技术条件下使相邻浮栅之间的距离进一步减小，但是，依照现有工艺所形成的NOR Flash器件，其良品率较低。 
发明人研究发现：造成NOR Flash器件良品率较低的原因在于，其上的浮栅在形成后常常不满足要求。参考图7，图7中示出了对第一多晶硅层进行刻蚀后所形成的浮栅107，该刻蚀过程虽然为干法刻蚀过程，但刻蚀结果并非各向异性，而是形成了各向同性的开口108，这就使得所述浮栅107不符合要求，从而易于导致其内电荷的泄露，致使NOR Flash器件失效。 
一般情况下，干法刻蚀过程后都有对基底进行清洗的步骤，该清洗过程一般采用SC-1溶液(也称APM溶液，由NH4OH、H2O2和H2O所组成的混合溶液)，以去除干法刻蚀过程中所产生的副产物。因此，此清洗步骤难免让人产生怀疑，是否是因为清洗时SC-1溶液对第一多晶硅层造成了腐蚀，进而导致形成了各向同性的开口。 
为了证明是否是因为清洗而腐蚀第一多晶硅层从而形成了各向同性的开口，发明人做了相应实验：在采用干法刻蚀工艺对第一多晶硅层进行刻蚀后， 不对其进行清洗，此时通过扫描电子显微镜观察器件的结构示意图，参考图8，图8中示出了干法刻蚀第一多晶硅层后器件的扫描电镜俯视图，图中竖条为浮栅，中间所刻蚀掉的区域即表明干法刻蚀后已形成了各向同性的开口，因此，刻蚀结果为各向同性跟后续清洗过程没有关系。 
如果说各向同性的刻蚀结果跟清洗没有关系，那么肯定是之前的某个步骤对第一多晶硅层造成了影响，从而使得干法刻蚀的结果为各向同性刻蚀，对此，发明人做了细致的研究。由于在对第一多晶硅层进行刻蚀之前，还包括对第一硬掩膜层和第二硬掩膜层的刻蚀，且这两个刻蚀过程也为干法刻蚀。干法刻蚀过程需要在特定的刻蚀腔体内进行，与所述刻蚀腔体相连的有许多气体管路，通过这些气体管路可向刻蚀腔体内输送气体，输送入刻蚀腔体中的气体有的是作为刻蚀气体(如CF4、NF3或SiF4等)，有的是用来净化腔体(如N2)，还有的是用来去除基底上所形成的不需要的聚合物(如CO)。这些气体管路在向刻蚀腔体内输送气体时，难免会将气体管路内所粘附的杂质源输送入刻蚀腔体内，这些杂质源一旦被送入刻蚀腔体，其将可能与第一多晶硅层发生反应，进而影响后续第一多晶硅层的刻蚀。 
经发明人对各刻蚀过程进行研究，并对各刻蚀过程中刻蚀腔体内气体的含量做了详细的研究，研究发现：在对第一硬掩膜层进行刻蚀过程中，连接刻蚀腔体的输送CO气体的管路，其内含有杂质源Ni，杂质源Ni会随着CO被送入刻蚀腔体内，从而使得刻蚀腔体内Ni的含量远远超过预期要求。 
参考表一，表一中示出了在对第一硬掩膜层进行刻蚀过程中，CO气体管路开启或闭合时所述刻蚀腔体内各金属含量的实验数据，由左至右，第一列数据表示：没有对第一硬掩膜层进行刻蚀，但是开启了所述CO气体管路，此时所述刻蚀腔体内各金属的含量；第二列数据表示：对第一硬掩膜层进行刻蚀，但是关闭了所述CO气体管路，此时所述刻蚀腔体内各金属的含量；第三列数据表示：对第一硬掩膜层进行刻蚀，且开启所述CO气体管路，此时所述刻蚀腔体内各金属的含量。由表一可知，在对第一硬掩膜层进行刻蚀、且CO气体管路开启时，刻蚀腔体内Ni的含量远高于预期要求；其他金属的含量均在预设要求范围内。 
表一 
当对第一硬掩膜层进行刻蚀、且CO气体管路开启时，刻蚀腔体内Ni的含量远高于预期要求，因此，刻蚀第一硬掩膜层形成第一开口后，所述Ni会落入第一开口区域内的第一多晶硅层上，参考图9，图中示出了刻蚀后的第一硬掩膜层110，Ni颗粒111落入在暴露的第一多晶硅层107上。在后续形成第二硬掩膜层113时，高温作用下，所述Ni颗粒会与第一多晶硅层107发生反应，从而在第一多晶硅层107内形成镍硅化合物112，参考图10。之后在对第二硬掩膜层进行刻蚀时，所述镍硅化合物不会被刻蚀掉，但是，接着对第一多晶硅层107进行刻蚀时，所述镍硅化合物将会被刻蚀掉，从而使得干法刻蚀的结果为各向同性刻蚀(参考图7)。 
基于此，本发明提供一种NOR Flash器件制作方法，该制作方法中，在对第一硬掩膜层进行刻蚀之前，首先清洗与刻蚀腔体相连的气体管路，尤其是CO气体管路，这样在对第一硬掩膜层进行刻蚀之后，不会因为气体管路中的杂质源(一般为金属)而对第一多晶硅层造成污染，进而不会在后续高温过程中(形成第二硬掩膜层时)使所述杂质源扩散进第一多晶硅层内并与所述第一多晶硅层发生反应形成金属硅化物，因此，对第一多晶硅层进行干法刻蚀的结果为各向异性刻蚀，而不会因为第一多晶硅层内金属硅化物的存在而使得刻蚀结果为各向同性刻蚀，进而可使形成的浮栅满足要求，最终使NOR Flash器件的良品率提高。 
下面详细介绍本发明所提供的NOR Flash器件制作方法，参考图11，该方法具体包括如下几个步骤： 
步骤S1：提供基底，所述基底上具有第一多晶硅层。 
参考图2，本实施例中所述基底100为硅衬底，基底100上形成有栅介质层(图中未示出)，所述栅介质层上具有第一多晶硅层101。基底100内还形成有浅槽隔离区109。 
步骤S2：在所述第一多晶硅层上形成第一硬掩膜层。 
通过化学气相沉积方法在所述第一多晶硅层上形成第一硬掩膜层，本实施例中所述第一硬掩膜层为SiN层。 
步骤S3：采用干法刻蚀工艺对第一硬掩膜层进行刻蚀形成第一开口，且在对第一硬掩膜层进行刻蚀之前对连接刻蚀腔体的气体管路进行清洗。 
在对第一硬掩膜层进行刻蚀之前，首先对连接刻蚀腔体的气体管路进行清洗，清洗过程包括：对连接刻蚀腔体的所有气体管路均进行清洗(其他实施例中也可以只对CO气体管路进行清洗)，这样可减小或避免气体管路内的杂质源进入刻蚀腔体内。 
对连接刻蚀腔体的气体管路进行清洗之后，对第一硬掩膜层进行刻蚀以形成第一开口，该过程具体包括如下步骤： 
步骤S31：在所述第一硬掩膜层上旋涂光刻胶层。 
步骤S32：采用具有第一开口图案的掩膜版对所述光刻胶层进行曝光，之后显影，形成具有第一开口图案的光刻胶层，所述第一开口图案对应浅槽隔离区、源区和漏区。 
步骤S33：以所述具有第一开口图案的光刻胶层为掩膜，采用干法刻蚀工艺对第一硬掩膜层进行刻蚀，形成第一开口。 
参考图3，将所述基底放入刻蚀腔体内，以所述具有第一开口图案的光刻胶层为掩膜，采用干法刻蚀工艺对第一硬掩膜层102进行刻蚀，形成第一开口103。图中示出了浅槽隔离区109上的第一开口103，没有示出源区和漏区所对应的第一开口，下面的各图与此图相类似，均没有示出源区和漏区。 
步骤S34：去除所述具有第一开口图案的光刻胶层。 
本步骤中在完成对第一硬掩膜层进行刻蚀之后，还包括：对基底、基底上的第一硬掩膜层及对第一硬掩膜层刻蚀后所暴露出来的第一多晶硅层进行清洗，清洗过程中采用SC-1溶液，以去除干法刻蚀过程中所产生的副产物。 
步骤S4：在所述第一硬掩膜层上形成第二硬掩膜层，且所述第二硬掩膜层覆盖所述第一开口的底部及侧壁。 
参考图4，通过化学气相沉积方法在所述第一硬掩膜层102上形成第二硬掩膜层104，所述第二硬掩膜层104覆盖所述第一开口的底部及侧壁。通过控制沉积时间可以控制第二硬掩膜层104的厚度，当然，所述第二硬掩膜层104并未将所述第一开口填满。本实施例中所述第二硬掩膜层104也为SiN层。 
步骤S5：采用自对准工艺对第二硬掩膜层进行刻蚀形成第二开口，所述第二开口的宽度小于所述第一开口的宽度。 
参考图5，本步骤中采用自对准工艺(即不需要采用具有相应图案的光刻胶层做掩膜)对第二硬掩膜层104进行刻蚀形成第二开口105，所述第二开口105的宽度小于所述第一开口的宽度。 
对第二硬掩膜层进行刻蚀之后，再次采用SC-1溶液对基底、基底上的第二掩膜层及对第二硬掩膜层刻蚀后所暴露出来的第一多晶硅层进行清洗，以去除干法刻蚀过程中所产生的副产物。 
步骤S6：采用自对准工艺对第一多晶硅层进行刻蚀形成浮栅。 
参考图6，采用自对准工艺(即不需要采用具有相应图案的光刻胶层做掩膜，而是以所述第二硬掩膜层为掩膜)对第一多晶硅层进行刻蚀形成浮栅106。 
对第一多晶硅层进行刻蚀之后，再次采用SC-1溶液对基底及其上的第二掩膜层进行清洗，以去除干法刻蚀过程中所产生的副产物。 
之后去除所述第二硬掩膜层和第一硬掩膜层。 
步骤S7：在所述浮栅上依次形成叠层介质层和控制栅。 
由上可知，本发明所提供的NOR Flash器件制作方法，由于在对第一硬掩膜层进行刻蚀之前，首先对与刻蚀腔体相连的气体管路进行了清洗，从而减小或避免了气体管路内的杂质源(一般为金属)对第一多晶硅层造成污染，后续高温过程中减少或避免了杂质源扩散进入第一多晶硅层内并与所述第一多晶硅层发生反应形成金属硅化物。由于所述金属硅化物在后续对第一多晶硅层的刻蚀过程中会被刻蚀掉，进而会使对第一多晶硅层的刻蚀结果为各向同性刻蚀，从而不满足所形成的浮栅的要求，因此，第一多晶硅层内金属硅化物的减少或杜绝，可使得对第一多晶硅层的刻蚀结果为各向异性刻蚀，使得形成的浮栅满足要求，进而可提高NOR Flash器件的良品率。 
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。 
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下， 在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。 

Claims (10)

1.一种NOR Flash器件制作方法，其特征在于，包括：
提供基底，所述基底上具有第一多晶硅层；
在所述第一多晶硅层上形成第一硬掩膜层；
采用干法刻蚀工艺对第一硬掩膜层进行刻蚀形成第一开口，且在对第一硬掩膜层进行刻蚀之前对连接刻蚀腔体的气体管路进行清洗；
在所述第一硬掩膜层上形成第二硬掩膜层，且所述第二硬掩膜层覆盖所述第一开口的底部及侧壁；
采用自对准工艺对第二硬掩膜层进行刻蚀形成第二开口，所述第二开口的宽度小于所述第一开口的宽度；
采用自对准工艺对第一多晶硅层进行刻蚀形成浮栅。
2.根据权利要求1所述的方法，其特征在于，在对第一硬掩膜层进行刻蚀之前对连接刻蚀腔体的气体管路进行清洗，具体包括：
对连接刻蚀腔体的通有CO气体的管路进行清洗。
3.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺对第一硬掩膜层进行刻蚀形成第一开口，具体包括：
在所述第一硬掩膜层上旋涂光刻胶层；
采用具有第一开口图案的掩膜版对所述光刻胶层进行曝光，之后显影，形成具有第一开口图案的光刻胶层，所述第一开口图案对应浅槽隔离区、源区和漏区；
以所述具有第一开口图案的光刻胶层为掩膜，采用干法刻蚀工艺对第一硬掩膜层进行刻蚀，形成第一开口；
去除所述具有第一开口图案的光刻胶层。
4.根据权利要求1所述的方法，其特征在于，对第一硬掩膜层进行刻蚀之后，还包括：
对基底及其上的第一多晶硅层和第一硬掩膜层进行清洗。
5.根据权利要求4所述的方法，其特征在于，对第二硬掩膜层进行刻蚀之后，还包括：
对基底及其上的第一多晶硅层和第二硬掩膜层进行清洗。
6.根据权利要求5所述的方法，其特征在于，对第一多晶硅层进行刻蚀之后，还包括：
对基底及其上的第二硬掩膜层进行清洗。
7.根据权利要求6所述的方法，其特征在于，对基底及其上的第一多晶硅层和第一硬掩膜层进行清洗，或者，对基底及其上的第一多晶硅层和第二硬掩膜层进行清洗，或者，对基底及其上的第二硬掩膜层进行清洗时，均采用SC-1溶液。
8.根据权利要求1～7任一项所述的方法，其特征在于，形成浮栅之后还包括：
在所述浮栅上依次形成叠层介质层和控制栅。
9.根据权利要求1～7任一项所述的方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层均为SiN层。
10.根据权利要求1～7任一项所述的方法，其特征在于，所述基底为硅衬底。
CN201110228111.4A 2011-08-10 2011-08-10 NOR Flash器件制作方法 Active CN102931143B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201110228111.4A CN102931143B (zh) 2011-08-10 2011-08-10 NOR Flash器件制作方法
US14/130,460 US9564336B2 (en) 2011-08-10 2012-07-31 NOR flash device manufacturing method
PCT/CN2012/079460 WO2013020474A1 (zh) 2011-08-10 2012-07-31 NOR Flash器件制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110228111.4A CN102931143B (zh) 2011-08-10 2011-08-10 NOR Flash器件制作方法

Publications (2)

Publication Number Publication Date
CN102931143A CN102931143A (zh) 2013-02-13
CN102931143B true CN102931143B (zh) 2015-04-29

Family

ID=47645914

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110228111.4A Active CN102931143B (zh) 2011-08-10 2011-08-10 NOR Flash器件制作方法

Country Status (3)

Country Link
US (1) US9564336B2 (zh)
CN (1) CN102931143B (zh)
WO (1) WO2013020474A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101104925A (zh) * 2007-08-21 2008-01-16 西安电子科技大学 电子回旋共振等离子体化学汽相淀积氮化硅薄膜的方法
CN101107467A (zh) * 2005-06-10 2008-01-16 东京毅力科创株式会社 阀芯、阀、转换阀和收集装置
CN101593724A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 通孔形成方法
CN102024683A (zh) * 2009-09-18 2011-04-20 东京毅力科创株式会社 处理开始可否的判定方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6315819B1 (en) * 1996-11-15 2001-11-13 Nec Corporation Apparatus for making exhaust gas non-toxic
US6020091A (en) * 1997-09-30 2000-02-01 Siemens Aktiengesellschaft Hard etch mask
US6527968B1 (en) * 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
JP5116189B2 (ja) * 2000-07-18 2013-01-09 アプライド マテリアルズ インコーポレイテッド 半導体装置の製造方法及び装置
JP4605554B2 (ja) * 2000-07-25 2011-01-05 独立行政法人物質・材料研究機構 ドライエッチング用マスク材
CN1280891C (zh) * 2001-12-31 2006-10-18 台湾茂矽电子股份有限公司 非挥发性存储器结构及其制造方法
US20070004141A1 (en) * 2005-07-04 2007-01-04 Hynix Semiconductor Inc. Method of manufacturing flash memory device
US20070066071A1 (en) * 2005-09-16 2007-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Novel organic remover for advanced reticle contamination cleaning
US20070240826A1 (en) * 2006-04-18 2007-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gas supply device and apparatus for gas etching or cleaning substrates
KR100956599B1 (ko) * 2007-11-01 2010-05-11 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
KR20090044918A (ko) * 2007-11-01 2009-05-07 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
KR100947945B1 (ko) * 2007-11-30 2010-03-15 주식회사 동부하이텍 반도체 소자의 제조 방법
TW200952126A (en) * 2008-06-12 2009-12-16 Inotera Memories Inc Method for fabricating a semiconductor memory device
CN101651097B (zh) * 2008-08-11 2011-06-15 南亚科技股份有限公司 非挥发性存储单元及其制造方法
KR20100074650A (ko) * 2008-12-24 2010-07-02 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
US8338806B2 (en) * 2010-05-05 2012-12-25 Tel Epion Inc. Gas cluster ion beam system with rapid gas switching apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101107467A (zh) * 2005-06-10 2008-01-16 东京毅力科创株式会社 阀芯、阀、转换阀和收集装置
CN101104925A (zh) * 2007-08-21 2008-01-16 西安电子科技大学 电子回旋共振等离子体化学汽相淀积氮化硅薄膜的方法
CN101593724A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 通孔形成方法
CN102024683A (zh) * 2009-09-18 2011-04-20 东京毅力科创株式会社 处理开始可否的判定方法

Also Published As

Publication number Publication date
US20140154878A1 (en) 2014-06-05
WO2013020474A1 (zh) 2013-02-14
US9564336B2 (en) 2017-02-07
CN102931143A (zh) 2013-02-13

Similar Documents

Publication Publication Date Title
US7202174B1 (en) Method of forming micro pattern in semiconductor device
US8319273B2 (en) Self-aligned charge storage region formation for semiconductor device
JP2017502498A (ja) 自己整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体および関連する方法
CN106972021B (zh) 一种半导体器件及其制作方法、电子装置
CN102569073A (zh) 半导体器件的制作方法
CN103972293B (zh) 侧墙结构、侧墙结构的制备方法、cmos器件
CN103839811B (zh) 一种半导体器件的制造方法
CN110310926A (zh) 解决sram单元器件金属硅化物缺陷形成的方法
CN103681501B (zh) 一种半导体器件的制造方法
CN103515210B (zh) 一种后栅极工艺晶体管及其形成方法
CN112614775A (zh) 半导体器件及其制造方法
CN109326518B (zh) 一种形成具有高深宽比图形的结构的方法
CN102931143B (zh) NOR Flash器件制作方法
CN108074798B (zh) 一种自对准曝光半导体结构的制作方法
CN106960817A (zh) 一种半导体器件以及制备方法、电子装置
CN111653484B (zh) 一种优化碳化硅mosfet自对准工艺的方法
CN104752177A (zh) 一种制作嵌入式闪存栅极的方法
CN104183471B (zh) 一种半导体器件的制造方法
US9330924B2 (en) Method for forming control gate salicide
CN108155150B (zh) 半导体结构及其形成方法
TW201644005A (zh) 半導體元件及其製造方法
CN102299062B (zh) 制造半导体器件栅极侧墙的方法
TWI548039B (zh) 半導體裝置的製作方法
TWI449085B (zh) 半導體元件的製程方法
CN107845680A (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant