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CN100536090C - 形成cmos半导体器件的方法 - Google Patents

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CN100536090C CNB2005100299921A CN200510029992A CN100536090C CN 100536090 C CN100536090 C CN 100536090C CN B2005100299921 A CNB2005100299921 A CN B2005100299921A CN 200510029992 A CN200510029992 A CN 200510029992A CN 100536090 C CN100536090 C CN 100536090C
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Abstract

本发明提供一种形成CMOS半导体器件的方法，包括：提供半导体衬底，并形成上覆于半导体衬底的电介质层；形成上覆于电介质层的栅极层，并图案化栅极层，以形成包括多个边缘的栅极结构；形成上覆于栅极结构的电介质层，以保护包括多个边缘的栅极结构；利用所述电介质层作为保护层，刻蚀紧邻栅极结构的源区和漏区；将硅锗材料沉积到源区和漏区中，以填充被刻蚀的源区和被刻蚀的漏区。该方法使得源区和漏区之间的沟道区由于形成在源区和漏区中的至少所述硅锗材料以压缩模式发生应变。该方法包括形成上覆于表面的第二保护层，以及对第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封栅极结构。

Description

形成CMOS半导体器件的方法
技术领域
本发明涉及集成电路及其用于半导体器件制造的处理。更具体地，本发明提供用于制造用于先进CMOS集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。
背景技术
集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万个器件。传统集成电路提供的性能和复杂度已远远超过了当初的想象。为了实现复杂度和电路密度(即，能够被安置到给定芯片面积上的器件的数量)的提高，对于每一代集成电路，最小器件线宽的尺寸(也被称为器件“几何”)变得越来越小。
不断增大的电路密度不仅已提高了集成电路的复杂度和性能，而且也为客户提供了更低成本的部件。集成电路或者芯片制造设备常常可能花费成百上千万，甚至十几亿美元来建造。每一制造设备具有一定的晶片生产量，而每片晶片上将会有一定数量的集成电路。因此，通过制造更小的集成电路个体器件，更多的器件可以被制造在每一个晶片上，这样就可以增加制造设备的产量。要使器件更小是很有挑战性的，因为每一种用于集成制造的工艺都存在限制。那也就是说，一种给定的工艺通常只能加工到某一特定的线宽尺寸，于是不是工艺就是器件布局需要被改变。此外，随着器件要求越来越快速的设计，工艺限制就伴随某些传统的工艺和材料而存在。
这样的工艺的示例是MOS器件自身的制造。这样的器件传统上已经变得越来越小，并且产生更快的切换速度。虽然已经有了明显的改进，但是这样的器件的设计仍然具有许多限制。仅仅作为示例，这些设计必须变得越来越小，但是仍然要提供用于切换的清晰信号，这随着器件变得更小而变得更加困难。此外，这些设计常常难以制造，并且通常要求复杂的制造工艺和结构。在本说明书中，更具体地在下文中将更加详细地描述这些和其他的限制。
从上面看出，用于处理半导体器件的改进技术是所希望的。
发明内容
根据本发明，提供了用于半导体器件的制造的处理集成电路的技术。更具体地，本发明提供用于制造用于CMOS先进集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。
在具体的实施例中，本发明提供了一种用于形成CMOS半导体器件的方法。该方法包括提供例如硅衬底的半导体衬底。该方法包括形成上覆于所述半导体衬底的电介质层(例如氧化物、氧氮化硅)。该方法包括形成上覆于所述电介质层的栅极层(例如，掺杂多晶硅层)。该方法包括图案化所述栅极层，以形成包括多个边缘的栅极结构，并形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构。在具体的实施例中，上覆于所述半导体衬底的所述电介质层的厚度小于40纳米，但也可以是其他的尺寸。该方法包括由上覆于所述栅极结构的所述电介质层的一部分形成侧壁隔片结构，并且利用由所述电介质层的一部分制成的侧壁隔片结构作为保护层，刻蚀紧邻所述栅极结构的源区和漏区。该方法包括将硅锗材料(例如，外延硅锗)沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区。该方法使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。该方法包括形成上覆于包括所述硅锗材料在内的表面的第二保护层，并对所述第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。
在另一具体的实施例中，本发明提供了一种用于形成CMOS半导体器件的方法。该方法包括提供半导体衬底(例如硅晶片)，并形成上覆于所述半导体衬底的电介质层(例如二氧化硅，氧氮化硅)。该方法包括形成上覆于所述电介质层的栅极层，并图案化所述栅极层，以形成包括多个边缘的栅极结构。该方法包括形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构。优选地，上覆于所述半导体衬底的所述电介质层的厚度小于40纳米。该方法包括利用上覆于所述栅极结构的所述电介质层作为保护层，刻蚀紧邻所述栅极结构的源区和漏区，并且将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区。该方法使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变。该方法包括形成上覆于表面的第二保护层，并且进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。
在具体的实施例中，本发明提供了一种使用硅锗填充材料的方法，其中所述硅锗填充材料具有比单晶硅材料更大的晶格间距。当这样的材料被沉积在了紧邻沟道区的凹入区中时，硅锗填充材料的这样的更大的晶格间距导致MOS晶体管的沟道区处在轻微的压缩模式。虽然晶格间距稍大，但是硅锗仍然在凹入区中生长，其中所述凹入区基本为含单晶硅材料。当然，可以有其他的变化、修改和替换。
较传统技术，通过本发明获得了的很多优点。例如，本技术为使用依赖于传统技术的工艺提供了便利。在一些实施例中，本方法提供了对于每个晶片的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技术兼容而不用对传统设备和工艺进行实质修改的工艺。优选地，本发明为90纳米以及更小的设计规范提供了改进的工艺集成。此外，本发明通过将应变硅结构用于CMOS器件，提供了增大的空穴迁移率。依据实施例，可以获得这些优点中的一个或多个。这些优点或其他优点将在本说明书全文中并且更具体地在下文中，进行更多的描述。
参考后面的详细说明和附图，可以更全面地了解本发明的各种其他目的、特征和优点。
附图说明
图1到图6是根据本发明的一个实施例用于制造COMS器件的方法的简化的横截面视图。
图4A是根据本发明的一个实施例的双侧壁结构的简化的横截面视图。
具体实施方式
根据本发明，提供了用于半导体器件制造的处理集成电路的技术。更具体地，本发明提供用于制造用于CMOS先进集成电路器件的使用应变硅结构的MOS器件的方法和结构。然而，应该认识到本发明具有更加广泛的可应用性。
根据本发明一个实施例的用于制造CMOS集成电路器件的方法可以被概括如下：
1.提供例如为硅晶片、绝缘体上硅的半导体衬底；
2.形成上覆于半导体衬底的电介质层(例如，栅极氧化物或者氮化物)；
3.形成上覆于电介质层的栅极层(例如，多晶硅、金属)；
4.图案化栅极层，以形成包括多个边缘(例如多个侧边或边缘)的栅极结构；
5.形成上覆于栅极结构的电介质层(例如硬掩模)，以保护包括多个边缘的栅极结构；
6.利用电介质层作为保护层，刻蚀紧邻栅极结构的源区和漏区；
7.将硅锗材料沉积到源区和漏区中，以填充被刻蚀的源区和被刻蚀的漏区；
8.使得源区和漏区之间的沟道区由于形成在源区和漏区中的至少硅锗材料以压缩模式发生应变，其中所述沟道区的宽度与经图案化的栅极层大致相同；
9.形成上覆于经图案化的栅极层的侧壁隔片；
10.暴露经图案化的栅极层上的硬掩模；
11.选择性去除经图案化的栅极层上的硬掩模，同时保留上覆于经图案化的栅极层的侧壁隔片；以及
12.如果需要的话，进行其他的步骤。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的，该方法利用了包括形成CMOS集成电路器件的方法的多个步骤的组合。还可以提供许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或多个步骤按照不同的顺序被提供。在本说明书全文中，更具体地在下文中，可以找到本方法的更多的细节。
图1到图6是根据本发明的一个实施例的用于制造CMOS器件的方法的简化的横截面视图。这些图仅仅是示例，不应限制这里的发明的范围。本领域的普通技术人员将认识到很多变化、替代和修改。在具体的实施例中，该方法在半导体衬底101的部分中形成(多个)浅沟槽隔离区105。利用图案化、刻蚀以及在沟槽区中沉积电介质填充材料形成浅沟槽隔离区。依据具体实施例，电介质填充材料通常是氧化物或者氧化物和氮化物的组合。隔离区被用于隔离半导体衬底中的有源区。
该方法形成上覆于衬底表面的栅极电介质层107。优选地，取决于实施例，栅极电介质层是氧化物或者硅氧氮化物。取决于实施例，栅极电介质层优选为10-20纳米并且小于40纳米。该方法形成上覆于半导体衬底的栅极层。栅极层优选是已经利用原位掺杂或者非原位注入技术被掺杂的多晶硅。用于掺杂的杂质通常是浓度范围从约1×1019到约1×1020atoms/cm3的硼、砷或者磷。本领域的普通技术人员将认识到很多变化、替代和修改。
优选地，该方法形成上覆于栅极结构的硬掩模层。硬掩模层可以由诸如电介质材料或者金属材料或者任何它们的组合的任何合适的材料制成。硬掩模层被沉积到合适的厚度，以在将在下面被进一步描述的刻蚀和沉积步骤期间保护下面的栅极结构。在具体的实施例中，本发明形成经图案化的栅极层的边缘上的侧壁隔片，如图所示。侧壁隔片通常由诸如二氧化硅、氮化硅、或者它们的任何组合等的电介质材料制成。
如图所示，该方法图案化栅极层，以形成包括多个边缘的NMOS栅极结构(没有示出)和图案化包括多个边缘的PMOS栅极结构109。如图所示，硬掩模111保留在栅极结构上。该方法形成轻掺杂漏区和图案化的栅极层的边缘上的侧壁隔片113。轻掺杂漏区通常使用注入技术形成。对于PMOS器件，轻掺杂漏区使用浓度范围从约1×1018到约1×1019atoms/cm3的硼或者BF2杂质。对于NMOS器件，轻掺杂漏区使用浓度范围从约1×1018到约1×1019atoms/cm3的砷杂质。取决于实施例，该方法形成上覆于NMOS栅极结构的电介质层，以保护包括多个边缘的NMOS栅极结构。该方法还形成上覆于PMOS栅极结构的电介质保护层，以保护包括多个边缘的PMOS栅极结构。优选地，对于PMOS和NMOS器件，电介质层是同一层。或者，另一合适的材料可以被用于保护包括轻掺杂漏区的NMOS和PMOS栅极结构。
参考图2，本方法利用电介质层作为保护层，同时刻蚀紧邻NMOS栅极结构的第一源区和第一漏区以及刻蚀紧邻PMOS栅极结构的第二源区和第二漏区201。本方法使用包括含SF6或者CF4物质和等离子体环境的反应离子刻蚀技术。在优选实施例中，本方法在经刻蚀的源/漏区上进行预处理工艺，这保存了被刻蚀界面以保持非常高质量的含硅材料。根据具体实施例，对于90nm沟道长度，每一个经刻蚀区具有从约100埃()到约1000埃的范围的深度和约0.1μm到约10μm的长度，以及约0.1μm到约10μm的宽度。根据另一具体实施例，对于65nm沟道长度，每一个经刻蚀区具有从约100埃()到约1000埃的范围的深度和约0.1μm到约10μm的长度，以及约0.1μm到约10μm的宽度。优选地，硬掩模保留在栅极结构上并且在刻蚀工艺过程中不暴露任何栅极结构。
本方法掩蔽NMOS区，同时暴露PMOS被刻蚀区。参考图3，本方法将硅锗材料405沉积到第一源区和第一漏区中，以使得PMOS栅极结构的第一源区和第一漏区之间的沟道区以压缩模式发生应变。硅锗利用原位掺杂技术被外延沉积。就是说，诸如硼之类的杂质在硅锗材料生长的同时被引入。根据具体实施例，硼的浓度范围从约1×1019到约1×1020atoms/cm3。如所示出的，硬掩模401仍然保持完整，以将硅锗材料选择性地生长到被刻蚀区，而不沉积在栅极结构的顶上。当然，可以有其他的变化、修改和替换。
本方法从NMOS区剥离掩模。本方法掩蔽PMOS区，同时暴露NMOS被刻蚀区。本方法将碳化硅材料沉积到第二源区和第二漏区中，以使得NMOS栅极结构的第二源区和第二漏区之间的NMOS沟道区以拉伸模式发生应变。碳化硅利用原位掺杂技术被外延沉积。就是说，诸如磷(P)或砷(As)之类的杂质在碳化硅材料生长的同时被引入。根据具体实施例，上述杂质的浓度范围从约1×1019到约1×1020atoms/cm3。当然，可以有其他的变化、修改和替换。
参考图4，本发明包括沉积上覆于整个被图案化的结构的保护层409。取决于实施例，被图案化的结构包括硅锗填充材料、浅沟槽隔离、侧壁隔片以及硬掩模材料以及其他。取决于具体的实施例，保护层可以是氮化硅层、氧化硅层或者这些的任何组合。在优选实施例中，保护层密封在栅极层中的含磷杂质。在优选实施例中，保护层包括氮化硅。优选地，最终的隔片结构包括ONO结构，如图4A所示。在为氧化物加氮化物加氧化物结构的ONO中，第一氧化物为约200埃，氮化物为500到800埃，第二氧化物为900埃。取决于实施例，保护层包括PECVD氧化物、或者TEOS CVD、或者热CVD以及其他。当然，本领域的普通技术人员将认识到很多变化、替代和修改。
为了完成根据本发明实施例的器件，本方法由第二保护层形成侧壁隔片501，如图5所示。侧壁隔片暴露硬掩模的上部503，同时密封栅极层的边缘上的区域。在优选实施例中，本方法去除硬掩模，以暴露栅极结构的顶表面601，如图6所示。这样的栅极结构基本没有任何含硅锗和/或碳化硅杂质。栅极结构还是基本光滑并且没有损伤的。本方法形成上覆于栅极层和源/漏区的硅化物层。优选地，硅化物层是上覆于暴露的源/漏区和经图案化的栅极层的上表面的诸如硅化镍之类的含镍层。也可以使用其他类型的硅化物层。这样的硅化物层包括硅化钛、硅化钨、硅化镍等。本方法形成上覆于NMOS和PMOS晶体管器件的层间电介质层。本方法然后进行电接触。其他步骤包括进行后端工艺和其他步骤，如果需要的话。
上述顺序的步骤提供了根据本发明一个实施例的方法。如所示出的，该方法利用了包括形成CMOS集成电路器件的方法的多个步骤的组合。在优选实施例中，该方法提供保护层，该保护层用于在凹入区的刻蚀过程中保护栅极结构的顶部，并且用于将硅锗材料和/或碳化硅材料仅仅选择性地沉积在凹入的源/漏区的暴露表面上。还可以提供许多其他可供选择的方法，其中在不背离这里的权利要求的范围的情况下，加入某些步骤，删去一个或多个步骤，或者一个或多个步骤按照不同的顺序被提供。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述示例和实施例对本发明进行各种修改和变化，这些修改和变化将被包括在本申请的精神和范围内，并且也在所附权利要求的范围内。

Claims (17)

1.一种用于形成CMOS半导体器件的方法，包括：
提供半导体衬底；
形成上覆于所述半导体衬底的电介质层，上覆于所述半导体衬底的所述电介质层的厚度小于40纳米；
形成上覆于所述电介质层的栅极层；
图案化所述栅极层，以形成包括多个边缘的栅极结构；
形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构；
利用上覆于所述栅极结构的所述电介质层作为保护层，刻蚀紧邻所述栅极结构的源区和漏区；
将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区；
使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变；
形成上覆于整个被图案化的结构的第二保护层；以及
对所述第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。
2.如权利要求1所述的方法，其中上覆于所述半导体衬底的所述电介质层的厚度为10-20纳米。
3.如权利要求1所述的方法，其中有效沟道区的长度为所述栅极结构的宽度。
4.如权利要求1所述的方法，其中所述半导体衬底是基本的硅材料。
5.如权利要求1所述的方法，其中所述硅锗材料是单晶体。
6.如权利要求1所述的方法，其中所述硅锗具有10％到30％的硅/锗比。
7.如权利要求1所述的方法，还包括形成上覆于包括硅锗、栅极结构和多个边缘在内的所述半导体衬底的隔片层。
8.如权利要求7所述的方法，还包括各向异性刻蚀所述隔片层，以在所述栅极层的多个边缘上形成侧壁隔片。
9.如权利要求1所述的方法，其中所述第二保护层密封所述栅极层中的含磷杂质。
10.如权利要求1所述的方法，其中利用外延反应器提供所述硅锗材料的所述沉积。
11.如权利要求1所述的方法，其中PMOS器件中的所述压缩模式增大所述沟道区中的空穴的迁移率。
12.如权利要求1所述的方法，其中所述第二保护层包含氮化硅。
13.如权利要求1所述的方法，其中最终的隔片结构包括ONO结构。
14.如权利要求1所述的方法，其中所述第二保护层包括PECVD氧化物。
15.如权利要求1所述的方法，其中所述第二保护层包括TEOS CVD氧化物。
16.如权利要求1所述的方法，其中所述隔片结构为热CVD氮化物。
17.一种用于形成CMOS半导体器件的方法，包括：
提供半导体衬底；
形成上覆于所述半导体衬底的电介质层，上覆于所述半导体衬底的所述电介质层的厚度小于40纳米；
形成上覆于所述电介质层的栅极层，所述栅极层中包含多个杂质；
图案化所述栅极层，以形成包括多个边缘的栅极结构；
形成上覆于所述栅极结构的电介质层，以保护包括所述多个边缘的所述栅极结构；
由上覆于所述栅极结构的所述电介质层的一部分形成侧壁隔片结构；
利用由上覆于所述栅极结构的所述电介质层的一部分制成的所述侧壁隔片作为保护层，刻蚀紧邻所述栅极结构的源区和漏区；
将硅锗材料沉积到所述源区和所述漏区中，以填充所述被刻蚀的源区和所述被刻蚀的漏区；
使得所述源区和所述漏区之间的沟道区由于形成在所述源区和所述漏区中的至少所述硅锗材料以压缩模式发生应变；
形成上覆于包括所述硅锗材料在内的整个被图案化的结构的第二保护层，以密封所述图案化的栅极层中的任何杂质；以及
对所述第二保护层进行各向异性刻蚀工艺，以形成隔片结构来密封所述栅极结构。
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