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TW307909B - - Google Patents

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Publication number
TW307909B
TW307909B TW085101573A TW85101573A TW307909B TW 307909 B TW307909 B TW 307909B TW 085101573 A TW085101573 A TW 085101573A TW 85101573 A TW85101573 A TW 85101573A TW 307909 B TW307909 B TW 307909B
Authority
TW
Taiwan
Prior art keywords
cap
piece
base
semi
hole
Prior art date
Application number
TW085101573A
Other languages
English (en)
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW307909B publication Critical patent/TW307909B/zh

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    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/924Active solid-state devices, e.g. transistors, solid-state diodes with passive device, e.g. capacitor, or battery, as integral part of housing or housing element, e.g. cap

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經濟部中央橾準局員工消費合作社印製 A 7 B7五、發明説明(1 ) [發明之背景] 本發明有闞於半導髁裝置,尤其有蘭於具有中空半導體 封裝之半導體裝置》其中半導熥晶Η被帽Μ式密封在多曆 接線基體之中空洞穴内。 圈9是斜視圈|用來表示傳統式之半導艚封裝,_1〇是 圖9所示之半導體封裝之剖面圈。在該等附圖中,#考號 碼1是半導體晶片,2是由鋁或金製成之線* 3是由PR4 ΒΤ 樹脂等製成之多層線基體,4是由鉛和錫製成之銲料球* 5 是由ΒΤ樹脂或陶瓷等製成之帽Μ * 6是用Μ密封該帽Μ5之 密封樹脂,7是由銅或網合金等製成之金屬板,8a是由陶 瓷製成小電容量積曆電容器,8b是大罨容量横層電容器, 和9是由鋁或銅等製成之熱散逸翅。 在傳統式之中空型半導體封裝中,有多個譯料球4被配 置在多層接線基體3之表面上形成陣列,半導體晶片1和用 K電連接半導體晶片1輿多曆接線基體3之嬢2被配置在多 層接線基體3之中心之中空洞穴内,然後利用帽蓋5密封該 半導體晶片1和線2等。另外一方面,在多曆接線基驩3之 表面之中央部位上形成有由鋦或綢合金等製成之金臛板7 ,用來散逸由半導髑晶片1產生之熱,和該金騸板7附接到 由鋁或網等製成之熱散逸翅9。 上述之積層電容器8a和8b是消除雜訊所必需的,用來保 證具有超過50MHz之半導臞晶片之高速。在傳統式之半導 體裝置中*該稹層電容器8a和8 b被安裝在上述之多曆接線 基體3之表面上,如匾10所示。 (請先閲讀背面之注意事項再填寫本頁) > *-1 - ΐ - --- 1 訂 上 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210Χ297公釐:) 307909 A7 B7 五、發明説明(2 ) 一請先閱讀背面之注意事項再填寫本頁) 然而,如圖10所示,猶將小電容置檟曆爾容器,8a安裝 在多層接線基髓3之表面上時,該熱敗逸翅9必彌安裝在積 層電容器8a上,其缺點是會使半導髑裝置產生很大之厚度 。另外,當將大罨容最積層電容器81)安裝在多層接線基體 3之表面上時,該熱敗逸翅9必需被安裝成不會與大霄容量 積曆電容器8 b干播,因此該熱敗逸翅必彌製作成較小*其 缺點是會有半導艚晶片1之熱散逸翅無效和不足之間鼷。 另外,如圔10所示,當將大電容最積曆電容器8b安裝到多 層接線基體3之表面時,由於不利之外郤瓖境之彫響畲使 積層電容器8b從多曆接線基體3掉落。 [發明之概要] 因此,本發明之主要目的是提供一種半導騮裝置,其中 不會有傳統式裝置之上述缺點。 本發明之另一目的是提供一欐半導髑裝置,其中甚至於 將如同積層電容器之晶片組件安裝在其上時,其鯽厚度亦 可K變成很薄。 經濟部中央標準局員工消費合作社印聚 本發明之另一目的是提供一種半導體装置,其中甚至於 當安裝如同積曆電容器之晶片組件時亦可Μ使用大體積之 熱散逸翅。 本發明更有另一目的是提供一棰半導體裝置,其中可以 不必擔心如同積層電容器之晶片姐件會從基材掉落。 Μ上述之觀點來看,本發明之半導體裝置包含有基體, 具有中空洞六用來將半導體元件安裝在其中,和在洞穴之 周邊具有下鈒表面用來將晶片組件安裝在其上。該半導體 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨0>:297公釐〉 一 5 - A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明(3 ) 1 1 裝 置 亦 包 含 有 * 半 導 體 元 件 被 安 裝 在 該 澜 穴 内 9 和 晶 Η 1 1 組 件 9 被 安 裝 到 下 級 表 面 和 能 夠 與 半 導 體 元 件 合 作 〇 如 同 1 1 内 部 引 線 之 電 連 接 裝 置 被 配 置 在 :鑛 黼 用 來 m 連 接 該 洞 穴 内 請 先 1 1 之 該 半 導 體 和 該 下 鈒 表 面 上 之 晶 Η 組 件 使 其 與 外 部 電 路 閲 讀 背 ιέ 之 1 J 具 有 關 係 0 密 封 裝 置 被 附 接 到 該 基 體 用 來 密 封 該 洞 穴 内 之 1 注 1 該 半 導 體 元 件 和 該 下 級 表 面 上 該 晶 片 組 件 0 意 事 項 嗜 I 該 密 封 裝 置 包 含 有 附 接 到 該 基 體 之 帽 Μ 和 包 含 有 密 封 材 再 I 料 填 入 到 帽 蓋 和 基 體 之 間 之 空 間 用 來 密 封 m 洞 穴 和 用 來 寫 本 頁 裝 1 包 圍 在 該 下 级 表 面 上 之 該 晶 片 組 件 該 下 m 表 面 可 Μ 沿 著 ^' 1 1 該 洞 之 整 個 周 邊 延 伸 〇 該 帽 Μ 亦 可 Μ 包 括 有 個 突 出 部 1 1 銜 接 在 該 下 级 表 面 之 側 壁 或 是 該 下 级 表 面 可 Μ 包 括 有 側 1 1 訂 壁 具 有 突 出 部 銜 接 在 該 帽 蓋 之 周 邊 〇 該 半 導 體 裝 蕾 亦 可 Μ 1 更 包 含 有 附 接 到 該 半 導 體 元 件 之 散 熱 m 0 1 另 外 該 帽 蓋 亦 可 Μ 具 有 形 成 在 其 中 之 凹 □ 和 在 基 髑 1 1 之 中 空 洞 穴 之 用 以 將 該 晶 片 組 件 安 裝 在 其 上 之 該 下 級 表 面 jmet. 被 定 位 成 與 該 帽 蓋 之 凹 0 之 平 面 對 立 0 .1’ I 另 外 一 種 方 式 該 基 體 可 Μ 具 有 形 成 在 其 中 之 凹 陷 用 來 1 1 將 該 晶 片 安 裝 在 其 中 , 被 定 位 成 不 親 該 帽 董 之 平 面 對 立 0 1 另 外 t 該 基 體 亦 可 以 具 有 形 成 在 其 中 之 凹 陷 用 來 將 該 晶 1 1 片 安 裝 在 其 中 1 位 η 該 基 jsm 體 之 該 中 空· 洞 穴 内 之 與 m 帽 蓋 之 1 I 平 面 對 立 之 位 置 〇 1 | 在 本 發 明 之 半 導 體 裝 中 » 該 晶 片 姐 件 可 K 使 用 積 層 罨 1 1 1 容 器 0 1 1 [附圖之簡要說B η ] 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨OX 297公釐) -6 - 經濟部中央標準局員工消費合作杜印製 307909 A7 B7 五、發明説明(4 ) 經由下面聯合附圓之對本發明之較佳具體例之詳细說明 當可對本發明更加瞭解,在附_中: _1是本發明之第一具體例之半導髓装置之斜視圖; 圈2是本發明之第一具體例之半導體裝置之剖面圓; 圖3是本發明之第二具體例之半導體装置之斜視圈; 圖4是本發明之第二具體例之半導體裝置之剖面圈; 圖5是本發明之第三具體例之半導體裝置之斜視圔; 圓6是本發明之第王具體例之半導體裝置之剖面_ : 圖7是本發明之第三具體例之用K說明凹陷之斜視鼷; 圖8是本發明之第四具體例之半導體裝置之剖面_ ; 圖9是傳統式設計之半導體裝置之斜視圔; 圖10是傳統式半導體裝置之半導髑裝置之剖面圓。 [較佳具體例之說明] 圖1是本發明之第一具髑例之半専髑裝置之斜視圖*圖2 是該第一具體例之半導艚裝置之剖面_。在該等附圖中, 參考號碼1是半導體晶Μ · 2是由鋁或金製成之線,3是由 FR4 ΒΤ樹脂製成之多曆接線基體,4是由鉛和錫製成之銲 料球,5是由ΒΤ樹脂或陶瓷製成之幡蓋· 5a是該帽Μ之突 出部位,6是包圃該帽Μ5和積曆電容器之密封樹脂,6a是 施加到帽蓋5之底表面之帽Μ樹脂,7是由_或綢合金等製 成之金靥板· 8b是由陶瓷製成之大電容量積靥電容器,和 9是由鋁或飼等製成之散熱器或熱敗逸翅。在該附鼷中, 參考號碼10是由如同金或鋦等之導電體所製成之地帶*其 構成包含有位於多層接線基體3内之電源層10a和地線層 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297'公釐) ----ΊΤΓ-;---< 裝------訂--^---^-- (請先閲讀背面之注意事項再填寫本頁) A7 __B7_ 五、發明説明(5 ) 10b之引線。該等地帶10被配置在下鈒表面12,該表面12 是基體13之表面其位置比基體3之頂面低,南者之距離對 應到基體3之厚度和帽蓋5下之結合劑0 a之厚度之總和。另 外,在該附圖中,#考號碼11是密封部位,Μ密封樹脂6 用來覆蓋多層接線基板3和帽蓋5。 在此具體例中,沒有突出部位5a之帽蓋5之外部周逢之 部位對應到本發明帽蓋5之「凹口」部位。另外,被充填 有上述之密封樹脂6之密封部位11,在基髓3之厚度方向, 與帽蓋5之「凹口」部位肜成對立之闞係。亦即*在此具 體例中,帽蓋5之形成是經由去除帽蓋5之部位,該部位在 基體之厚度方向,與用以安裝積層爾容器8b之區域形成對 立之闞係*將其定義為「凹口 f 。另外 > 在基體之厚度方 向,不與用Μ安裝積層霜容器8b之區域形成對立闞係之部 精 基 部oia 出5a在 突 Μ 接 之帽銜 口對其 凹來使 有用是 具被法 未5a方 為位其 成部 ’ 義出位 定突定 被等之 , 該確 時tTlll 5 進之 蘧空穴 帽洞涧 裝空空 安中中 當之之 〇 3 體 團 立 ϋ * 丨.1裝------訂-------—I i: (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣隼局員工消費合作杜印製 安 在 中 例 體 具 此 在 ο » 面外 表另 壁 表 鈒 下 之 b 8 器 容 電 靥 積 有 地 有 設 之 3 艚 基 線 接 曆 多 從 由 時 11 1X 位 部 封 密 到 封 密 5 Μ 帽 將 當 ο ’ 成 11製 位所 部體 封導 密之 之伸 上延 2 β. 1 阁 面内 未Μ 中帽 圖被 /{ 麵 Μ 合 帽 结該 電後 導然 被’ 就10 8b帶 器地 容之 電上 層12 積面 , 表 7 到时 合封 密 结aa Λ—/ 6示脂 Μ51 後 蓋 樹 封 密 樹 封 密 積 前 之 圃 固包 包 6 61 i Ha 器 容 電 帽 ’ 於封 ; 密 J a 中 6 例 脂 賴 樹 具蹵 此帽 在被 5 I蓋 5帽 該 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 307909 ΑΊ Β7 五、發明説明(6 ) 然後利用.密封樹脂6包園該積層電容器8 b。然而,亦可Μ 不使用帽篕樹脂6 a,利用導電結合_ (鼷中米顯示)用來將 積層電容器8b結合到地帶10,然後Μ密封樹脂6包圃帽蓋5 和積層電容器8b。 如上所述,依照此具體例時,在基髖3之帽M5側設置多 個大電容虽積層電容器8 b,使半導髓晶片1可Μ被製作成 具有高於50MHz之操作頻率之足夠速度,而半導體封裝之 多層接線基體3之尺寸則不會變大。S外*因為帽Μ 5設有 突出部位5 a,所Κ可Μ很容易進行帽蘧5對基髓3之定位, 藉以防止帽蓋5之偏移。另外,因為積曆爾容器8b被密封 樹脂6完全覆蓋,所K可Μ防止因為外都環境而造成之掉 落,藉Μ增加可靠度。另外,可Μ使用具有良好熱散逸效 率之大熱敗逸翅9,因為在多暦接線基體3之表面上未設有 會與其他組件干擾之晶Η組件。 在日本國專利案公報Μ 〇 . 3 - 2 2 5 8 5 9號中揭示有使積曆電 容器形成在基體内之半導體裝置,由於基體之製造步驟之 數目增加,所Μ該裝置之製造成本很高。與該傅統式之半 導體裝置相對的,本發明之目的是在與傳統式基髓相似之 製造成本時,使所提供之基體可Κ Μ高頻操作。 圖3是斜視圖,用來表示本發明之第二具體例之半導體 裝置,圖4是圖3所示之半導體裝置之剖面圖。在該等附圖 中,參考號碼1是半導臞晶片,2是由鋁或金製成之結合線 ,3是由FR4 ΒΤ樹脂製成之多層接線基龌* 4是由鉛和錫製 成之銲料球,5是由ΒΤ樹脂或陶瓷製成之帽Μ,6是包麵該 本紙張尺度適用中國國家棵準(CNS ) A4規格(210X 297公釐) 9 n ml —I— mM -- .....- ' . I 1- - I - - - - —^ϋ、一5i----- 1! I ji -11 all 1-- 1^. (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(7 ) 帽蓋5和埤層電容器8b之密封樹脂* 6a是用Μ密封帽蘯5之 帽蓋樹脂,7是由飼或網合金製成之金屬板,8b是由陶瓷 製成之大電容量稹層電容器,9是由鋁或綱等所製成之敗 熱器或熱敗逸翅* 1 1是T鈒表面1 2之密封部位,其中該多 層接線基體3和帽篕5被密封樹胞6覆Μ,和Ua是形成密封 部位1 1之凹陷或外形下陷。在此具髑例中,密封部位1 1是 不與帽蓋5之平面對立之部位。在此具體例中,由金、或 鋦等之導體製成之地帶10形成在密封部位11之凹陷11a内 ,其方法是使多層接線基鱺3內之爾源層10a和地線曆10b 之引線延伸。 餐 在此具體例中,當帽蓋5被密封到密封部位11時,首先 利用導電结合劑(圖中未顯示)使積層電容器8 b結合到地帶 10,然後K密封樹脂6覆蘧帽Μ 5和多個積層電容器8b。 依照此具體例時,如上所述*在密封部位1 1設有凹陷 11a,和將大電容量潰曆電容器8b安裝在該等凹陷11a内之 地帶10。因此,在第一具體例中可Μ維持高於5 0 Μ Η z之操 作頻率之晶片之高速操作,而半導體封装之多曆接線基髖 3之外形不會變大。另外,因為帽Μ5之形狀可Μ與傳統式 設計者相同,所以製造成本不會镨加。另外,因為積靥電 容器8 b完全被密封樹脂6覆Μ,所以可Μ保護它們使其不 會因為外力或環境而從基體3掉落。 上述者是將安裝有積靥電容器8b之地帶10配置在密封部 位11之凹陷11a内,該等凹陷11a從基體3之中空涧穴之中 空部位延伸,但是本發明並不只限於此種結權,安裝有晶 本紙張尺度適用中國國家標準(CNS ) A4規格\ 210X297^1 — 1 0 - ----------丨裝------訂--:----1,:1 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(8 ) 片組件之.地帶亦可Μ形成在設於洞穴之基體3之帽Μ密封 側表面之凹陷部位内。 圖5是斜視圖,用來表示本發明之第三具騸例之半導體 裝置,圖6是圖5所示之半導體装置之剖面圈。在該等附圈 中,參考號碼1是半導钃晶片,2播由鋁或金製成之结合線 ,3是由FR4 ΒΤ樹脂製成之多層接線基鱺,4是由鉛和_製 成之銲料球,5是由ΒΤ樹脂或陶瓷製成之帽Μ * 6a是用以 密封帽蓋5之帽蓋樹脂,7是由銅或銅合金製成之金騮板, 8b是由陶瓷製成之大電容虽積曆電容器,9是由鉛或鋼等 所製成之熱散逸翅,10是由如冏金或鋦之導醴所製成之地 帶,11是密封部位用來覆蓋該多曆接線基體3和帽蘊5,和 lib是凹陷或維坑形成在與多層接線基體3之密封部位11之 帽蓋5之平面對立之部位之下層表面。亦即,如圓7所示· 凹陷1 1 b形成在基體3之密封部位,凹陷部位延伸到在基體 3之洞穴内安裝有帽蓋5之區域之下層> 在此具體例中,帽M5覆Μ在積曆電容器8b之整髑區域 。在安裝有檟層電容器8 b之密封部位1 1設有多個凹陷1 1 b 延伸到多層接線基髑3之下曆表面,和配置有地帶1 0作為 導體之延伸部份從多層接線基體3之内側延伸。地帶10之 形成是利用電源層l〇a和多曆接線基驩3内之地線躕10b之 延伸引線。 在此具體例中,當帽篕5被密封到密封部位11時,首先 利用導電結合劑(驪中未顯示)使積層®容器8b结合到地帶 10,然後利用帽蓋樹脂6a用來覆Μ帽蓋5和多涸||/|堪容 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公f ) n I— I nii/'-ln ------- II 1—i -.-11 - - I -- HI ji ------·-1 ...... ! -.:.I (請先閱讀背面之注意^項再填寫本頁) 307909 經濟部中央標準局員工消費合作社印裝 9 /(\明説明發 、五 時 例 體 具 此 。 照 8b依 器
基 線 接 層 多 到 伸 延 b 11 1X 安 陷被 1 b 凹 8 有器 設容 1 S 1 位層 部積 封 , 密面 在表 , 層 述下 所之 h 3 隨 如 高之 持裝 維封 以體 可導 中 半 例而 鱧, 具作 一 操 第速 在高 . 之 此片 因 晶 0 之 内率 lb頻 1 作 陷 凹》 之 等 h 該ΜΗ 在50 裝於 外 另 ο 大 變 會 不 形 外 之 為 因 不 本 成 造脂 製樹 Μ封 所密 ’ 被 同全 相完 者8b 計器 CO 設容 體式電 基統曆 線傳積 接與為 層K因 多可, 覆 環 或 力 外 為 因 會 不 其 使 η表 們 8 它 圖 護 體 基 從 而 具 四 第 之 置 裝 體 導 半 之 明 發 本 示 多 之 側 ο 封 5 密蓋 蓋帽 帽該 於封 i , 密 相 3 ,3 CO 中脂 圖例樹 與體封 其具密 Μ 狀外 形另 之 ο 加 is 保 Μ 可 Μ 所 。 在 落。 掉例 中 -is I j— mV ------ -l···-/··-_--- 1^........ I (請先閱讀背面之注意事項再填寫本頁) 相 Μ 外 之 份丨另 部 之 懕 對 或 同 — 基II #ί 具 之㈣此 接 同ί 在 此 在 。 上 與 示面於 表表, 碼之中 3 號 例 i ffi f 考 蓋 冒 陷HM 3 < 將 ϊβ.®& 有β 地中 成 I ! 8 體 t 器具 ^ ^ tt 電在 之| 3 曆。 體積内 基有1C 在裝1 ’ 安 位 , 部接之 a 立穴 對洞 面與 平為之成示 位 部 陷 凹 該 在 成 形 時 例 體體 基具 在本 置照 面 表 之 顯 未 部中 C 1Α 11 立 依之 M置 所裝 。 艚 薄導 很半 S 、 成 作減 製 Μ VI: •A'0 可 , 3例 續 體 具 三 第 同 如 基 該 此 因 件 組 片 晶 為 因 時 置 裝 艚 導 半 之 明 發 本 照 依 。 述 度所 厚 上 體如 全 面可 平 , 之上 口之 凹件 之組 用 片 Μ 晶 帽於 之位 穴不 «Μ 空帽 中該 之Μ 體所 基, 與帶 在地 成之 形位 到 部 裝之 安立 被對 件側 組前 片之 晶髗 為基 因在 » 置 外配 另被 mV ο 興 度會 厚不 之和 小側 較封 有密 具蓋 置帽 裝之 1瞪 導基 半 到 許裝 容安 Μ 被 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297公釐)
2 1J •1'Ί A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明(1〇 ) 1 1 之 熱 散 逸 翅 互 相 干 擾 所 Η 不 署 因 為 有 晶 Η 組 件 之 存 在 而 1 1 使 熱 散 逸 翅 之 大 小 受 到 限 制 〇 S 外 因 為 晶 Μ 姐 件 之 安 裝 1 1 位 準 低 於 帽 蓋 和 基 體 之 刖 表 面 所 Μ 可 以 保 » 它 們 不 受 外 ,—S 請 先 1 1 力 藉 以 增 加 可 飽 罪 度 0 閱 讀 背 1 1 另 外 依 照 本 發 明 之 半 導 體 裝 置 時 因 為 晶 片 組 被 安 面 之 注 1 ! 裝 在 形 成 於 不 與 基 臞 之 帽 蓋 之 平 面 對 立 之 部 位 之 凹 陷 内 » 意 事 項 Jjj I 所 以 半 導 體 裝 置 之 總 厚 度 尺 寸 可 Μ 減 小 〇 另 外 因 為 晶 片 再 填 1 ! 組 件 被 安 裝 到 基 體 之 帽 蓋 密 封 側 和 不 會 與 被 配 置 在 基 體 之 寫 本 頁 裝 1 前 側 之 熱 散 逸 翅 互 相 干 擾 所 Μ 不 會 因 為 有 晶 Η 姐 件 之 存 1 1 在 而 使 熱 散 逸 翅 之 大 小 受 到 限 制 〇 另 外 因 為 晶 片 組 件 之 1 | 安 裝 位 準 低 於 帽 蓋 和 基 體 之 前 表 面 所 Μ 可 Μ 保 護 它 們 不 1 .訂 受 外 力 藉 Μ 增 加 可 靠 rff 度 0 1 1 另 外 依 照 本 發 明 之 半 導 體 裝 置 時 因 為 所 安 裝 之 晶 片 1 ί 組 件 被 帽 蓋 和 包 圍 該 帽 Μ 之 密 封 樹 脂 加 Μ 密 封 所 U 可 以 1 1 完 全 保 護 該 晶 片 組 件 使 其 不 會 因 為 外 部 瑁 境 (例如機械力 量 )而從基體掉落 藉Μ大幅的改善可靠度 ? 1 I 另 外 9 依 照 本 發 明 之 半 導 體 裝 置 時 因 為 晶 片 組 件 被 安 1 1 1 裝 在 形 成 於 與 基 體 之 中 空 間 洞 穴 内 之 帽 蓋 之 平 面 對 立 之 部 1 位 之 凹 陷 内 所 Μ 在 基 驩 之 平 面 之 方 向 晶 片 組 件 不 會 與 晶 1 1 片 互 相 干 揠 可 Μ 使 半 導 髖 裝 置 之 總 厚 度 變 小 〇 另 外 因 1 | 為 晶 片 組 件 被 安 裝 在 基 髑 之 帽 密 封 側 和 不 會 m 配 置 在 基 1 I 體 之 前 側 之 熱 散 逸 翅 互 相 干 擾 % 所 Μ 不 會 因 為 有 晶 Η 組 件 1 1 之 存 在 而 使 熱 散 逸 翅 之 大 小 到 限 m 〇 另 外 • 因 為 晶 片 組 1 1 件 之 安 裝 位 準 低 於 帽 M& 和 基 體 之 前 表 面 f 所 Μ 可 Μ 保 護 它 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公嫠) …1 3 - B7五、發明説明(iJ) M容傳片體 之件們 可電在晶基件組它 件曆同為在組片護 組横如因置片晶保 片用, ,配 晶為 Μ 晶除加外被有因可 為淌增另與為 ,Μ 因訊之。會 因外所 - 雜度面 不會另 , 時Μ厚表和不。面 置所總前 -Κ 制表 裝 * 之 之 側 所限前 。 艘訊置髑封,到之 度導雜裝基密播受體 。 靠半 除體在 Μ 干 小基度 可之消導裝帽相大和篛 加明Μ半安 之互之Μ可 增發用成們體翅翅帽加 Μ本器造它基逸逸於增 藉照容會將在散散低 Μ 力依電不中裝熱熱準藉 外,層裝計安之使位力 受外積安設被側而裝外 不另用之式件前在安受 們使器統組之 存之不 ^^1 nn I m-.· -.....I - JI—I j- - .......I —In In (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準扃員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4规格(210Χ 297公釐)

Claims (1)

  1. 申請專利範圍 A8 B8 C8 1)8 和 中 u C 其 在 裝 安 : 件 有元 含 艟 包導 遥半 激將 特來 其用 , 穴 置洞 裝空 體中 導有 半.具 mm 種 · 1 體 1基 ; 件 上 元 其 髑 在 導 裝 半 安 該 件 與 組 夠 片 能 晶 *, 和 將内面 來穴丧 用洞鈒 面該下 表在該 级裝到 下安裝 有被安 具,被 邊件, 周元件 之體組 穴導片 洞半晶 在 電件 來 組 用 Η , 晶 黼該 基之 該上 在面 置表 配級 被下 ’ 該 置在 裝和 接體 埋導 作電半 合 該 之電 内部 六外 洞與 該其 接使 導 半 該 之 内 穴 洞 該 封 密 來 用 髓 基 該 到 接 和附 係置 Μ 裝 有封 具密 路 件 組 片 晶 該 之 上 面第 表園 鈒範 下利 該專 在請 和申 件如 元 2 體 置 裝 髏 導 半 之 項 裝 封 密 該 中 其 帽下 到該 入在 β 画 ϋ Β 料包 材來 封 用 密和 有 六 含洞 包該 和封 蓋密 帽來 之用 髑, 基間 該空 到之 接間 附之 有體 含基 包和 置蓋 表 鈒 下 該 中 ....C 其 置 裝 體 導 半 之 項 ο 1 件第 組圍 片範 晶利 該專 之 讁 上申 面如 表 3 级 (請先閲讀背面之注意事項再填寫本頁) 訂 •i 經濟部中央梯準局負工消费合作社印製 伸 延 邊 周第 個鼸 整範 之利 穴專 洞請 該申 著如 沿 4 面 該 中 其 置 裝 髏 導 半 之 項 壁 側 之 面 表 鈒 下 該 在第 接鼸 銜範 部利 出專 突請 個 申 1 如 有5. 括 置 裝 0 導 半 之 項 2 該 在 接 銜 β. 出第 突圍 有範 具利 壁專 側諝 有申 括如 包 6 面 包Μ 表 级 下 該 中 其 邊 周 之 1 附 含 包 更 中 其 置 裝 髓 導 半 之 項 器 熱 敗 之圃 件範 元利 體專 導請 半申 該如 到 7 接 第 該 中 其 置 装 髓 導 半 之 項 具Μ 本紙張尺度逋用中國國家揉準(CNS > Α4規格(2丨0〆297公t ) 六、申請專利範圍 A8 B8 C8 D8 晶口 該凹 將之 K « 用帽 之該 穴與 洞成 空位 中定 之被 髓面 基表 在级 和下 ’ 該 口之 凹上 之其 中在 其裝 在.安 成件 形組 有片 具 1 儀 基 該 中 其 置 裝 黼 導 半 之 項 1A 第 me 16 利 。 專 立請 對申 面如 平 8 之 該 將 來 。 用立 陷對 凹面 之平 中之 其蓋 在帽 成該 形與 有不 成 位 定 被 中 其 在 裝 安 Ji Ur 具 艤 基 該 中 其 置 裝 體 導 半 之 項 基 該 於 位 。 , 置 中位 其之 在立 裝對 安面 Η 平 晶之 該蓋 將帽 來該 第用與 圈陷之 範凹内 利之六 專中洞 謫其空 申在中 如成該 9.形之 有體 (請先閲讀背面之注f項再填离本I) -裝. 訂 經濟部中央標準局貝工消費合作社印装 本紙張尺度逍用中國國家梂準(CNS) Α4说格(2丨ΟΧ297公釐>
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH11186524A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6753922B1 (en) 1998-10-13 2004-06-22 Intel Corporation Image sensor mounted by mass reflow
JP2002533926A (ja) * 1998-12-21 2002-10-08 インテル・コーポレーション 埋込みフレームを有する窓付き非セラミック・パッケージ
US6890798B2 (en) * 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
US6798078B2 (en) * 2000-12-14 2004-09-28 Yamaha Hatsudoki Kabushiki Kaisha Power control device with semiconductor chips mounted on a substrate
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
US6879039B2 (en) * 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
JP2006339291A (ja) * 2005-05-31 2006-12-14 Fujifilm Holdings Corp 中空パッケージとこれを用いた半導体装置及び固体撮像装置
US7539022B2 (en) * 2005-10-04 2009-05-26 Phoenix Precision Technology Corporation Chip embedded packaging structure
CN100505252C (zh) * 2005-10-27 2009-06-24 全懋精密科技股份有限公司 埋入式芯片封装结构
JP2007135372A (ja) * 2005-11-14 2007-05-31 Denso Corp 車両用交流発電機
CN100424863C (zh) * 2005-11-25 2008-10-08 全懋精密科技股份有限公司 芯片埋入基板的封装结构
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
DE102006032925B8 (de) * 2006-07-15 2008-11-06 Schott Ag Elektronische Baugruppe und Verfahren zur Verkapselung elektronischer Bauelemente und integrierter Schaltungen
JPWO2014185088A1 (ja) * 2013-05-17 2017-02-23 富士通株式会社 半導体装置とその製造方法、及び電子機器
US10825974B2 (en) 2016-06-07 2020-11-03 Plessey Semiconductors Limited Light-emitting diode package and method of manufacture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175131A (ja) * 1983-03-24 1984-10-03 Fuji Electric Co Ltd 混成集積回路
JPS62245663A (ja) * 1986-04-17 1987-10-26 Nec Corp 半導体装置
JPS63260059A (ja) * 1987-04-16 1988-10-27 Seiko Epson Corp 密着型イメ−ジセンサのモジユ−ル構造
JPH01114061A (ja) * 1987-10-27 1989-05-02 Nec Corp 半導体パッケージ
JP2598129B2 (ja) * 1989-05-18 1997-04-09 三菱電機株式会社 半導体装置
JPH03225859A (ja) * 1990-01-30 1991-10-04 Nec Corp 半導体パッケージ
JP2795063B2 (ja) * 1992-06-10 1998-09-10 日本電気株式会社 混成集積回路装置

Also Published As

Publication number Publication date
JP3471111B2 (ja) 2003-11-25
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CN1138215A (zh) 1996-12-18

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