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CN109216294A - 半导体封装 - Google Patents

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CN109216294A
CN109216294A CN201810376927.3A CN201810376927A CN109216294A CN 109216294 A CN109216294 A CN 109216294A CN 201810376927 A CN201810376927 A CN 201810376927A CN 109216294 A CN109216294 A CN 109216294A
Authority
CN
China
Prior art keywords
semiconductor packages
sub
layer
via hole
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810376927.3A
Other languages
English (en)
Inventor
李尚远
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
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Abstract

提供了一种具有高电学可靠性的半导体封装。半导体封装包括：下部子半导体封装，包括下部半导体芯片和在下部半导体芯片上并且具有模通孔的下部模层；上部子半导体封装，包括上部半导体芯片；下部子半导体封装和上部子半导体封装之间的填充层；模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接。填充层包括填充层的延伸部，延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中。

Description

半导体封装
相关申请的交叉引用
本专利申请要求于2017年7月5日向韩国知识产权局递交的韩国专利申请10-2017-0085403的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及半导体封装，更具体地涉及具有堆叠封装(PoP) 结构或面板级封装(PLP)结构的半导体封装。
背景技术
由于电子工业的快速发展和用户的需求，电子设备已经进一步小型化和/或轻量化。因此，电子设备的半导体器件(即，关键部件)可能高度集成以实现小型化和/或轻量级器件。而且，用户可能需要小型化和多功能的移动产品。
在这一方面，为了提供多功能半导体封装，正在开发具有PoP结构或PLP结构的半导体封装，其中将一子半导体封装堆叠在具有不同功能的另一子半导体封装上。而且，具有PoP结构或PLP结构的半导体封装可以包括电磁波屏蔽结构，以便耐受电磁波干扰或者多功能半导体封装中每一个的电磁波。
发明内容
本发明构思提出了一种具有高电学可靠性的半导体封装。
根据一些实施例，提供了一种半导体封装，所述半导体封装包括：下部子半导体封装，具有下部半导体芯片和在下部半导体芯片上并且具有模通孔的下部模层；上部子半导体封装，包括上部半导体芯片；填充层，填充在下部子半导体封装和上部子半导体封装之间；模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接。填充层包括填充层的延伸部，延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中。
根据一些实施例，提供了一种半导体封装，包括下部子半导体封装，下部子半导体封装包括下部封装底座衬底、附接到下部封装底座衬底上的下部半导体芯片以及下部封装底座衬底的顶表面上和下部半导体芯片上的下部模层。下部模层包括模通孔。该半导体封装包括：上部子半导体封装，上部子半导体封装包括上部封装底座衬底和附接在上部封装底座衬底上的上部半导体芯片；位于下部子半导体封装和上部子半导体封装之间的填充层；模通孔中的连接过孔，连接过孔穿过下部模层和填充层，并且将下部封装底座衬底电连接到上部封装底座衬底；以及覆盖下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面的电磁波屏蔽构件。连接过孔在比下部模层的顶面低的高度处具有最宽宽度。
根据一些实施例，提供了一种半导体封装，包括下部子半导体封装，下部子半导体封装包括下部半导体芯片、下部半导体芯片上的下部模层以及下部模层中的模通孔。该半导体封装包括：上部子半导体封装，包括上部半导体芯片；以及位于下部子半导体封装和上部子半导体封装之间的填充层。填充层包括延伸部和突出部。填充层的延伸部从比下部模层的顶表面高的部分延伸到模通孔中。填充层的突出部相比于下部子半导体封装的侧表面和/或上部子半导体封装的侧表面沿相同方向突出得更远。该半导体封装包括：电磁波屏蔽构件，包括金属材料，覆盖下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面。该半导体封装包括模通孔中的连接过孔，连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接。随着填充层的延伸部从下部模层的顶表面延伸到模通孔中，填充层的延伸部的宽度减小。
根据一些实施例，提供了一种半导体封装，包括：第一半导体封装，包括第一半导体芯片；第一半导体芯片上的包封层；包封层上的绝缘层；以及包封层中的第一通孔中的第一连接过孔以及第二通孔中的第二连接过孔。第一连接过孔和第二连接过孔延伸穿过包封层和绝缘层。绝缘层在第一连接过孔与第二连接过孔之间延伸，使得绝缘层将第一连接过孔与第二连接过孔电隔离。
应注意，针对一个实施例描述的本发明构思的各方面可以结合到不同的实施例中，尽管没有就此进行具体描述。也就是说，能够按任意方式和/或组合来组合所有实施例和/或任意实施例的特征。在下面的说明书中详细描述了本发明构思的这些和其他方面。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1A和图1B分别是根据一些实施例的半导体封装的截面图和部分放大截面图；
图2A至图2E是描述根据一些实施例的制造半导体封装的方法的截面图；
图3A是描述根据一些实施例的制造半导体封装的方法的截面图；
图3B和图3C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；
图4A是描述根据一些实施例的制造半导体封装的方法的截面图；
图4B和图4C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；
图5A是描述根据一些实施例的制造半导体封装的方法的截面图；
图5B和图5C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；
图6A是描述根据一些实施例的制造半导体封装的方法的截面图；
图6B和图6C分别是根据一些实施例的半导体封装的截面图和部分放大截面图；
图7至图11是根据一些实施例的半导体封装的截面图；以及
图12是根据一些实施例的半导体封装的配置的图。
具体实施方式
图1A和图1B分别是根据一些实施例的半导体封装1的截面图和部分放大截面图。例如，图1B是图1A的区域Z1B的放大截面图。
一起参考图1A和图1B，半导体封装1包括下部子半导体封装100、设置在下部子半导体封装100上的上部子半导体封装300以及覆盖下部子半导体封装100和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。根据一些实施例，半导体封装1可以具有堆叠封装(PoP) 结构。
下部子半导体封装100可以包括下部封装底座衬底110和设置在下部封装底座衬底110上方的下部半导体芯片。
根据一些实施例，下部封装底座衬底110可以是印刷电路板。例如，下部封装底座衬底110可以是双面印刷电路板。下部封装底座衬底110 可以包括至少一个下部底座层112以及设置在下部封装底座衬底110的顶表面110a和底表面110b上的多个下部连接焊盘。下阻焊层118可以设置在下部底座层112的顶表面和底表面上。该多个下部连接焊盘可以未被下阻焊层118覆盖，而是可以暴露在下部封装底座衬底110的顶表面110a和底表面110b上。根据一些实施例，下阻焊层118可以仅设置在下部底座层112的底表面上，并且可以不设置在其顶表面上。根据一些实施例，下部封装底座衬底110可以包括彼此堆叠的多个下部底座层 112。例如，下部封装底座衬底110可以是多层印刷电路板。
根据一些实施例，该至少一个下部底座层112可以由酚树脂、环氧树脂和聚酰亚胺中的至少一种材料制成。例如，该至少一种下部底座层 112可以包括阻燃剂4(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、Thermount、氰酸酯、聚酰亚胺和液晶聚合物中的至少一种材料。
该多个下部连接焊盘可以包括第一下部连接焊盘114a、第二下部连接焊盘114b和第三下部连接焊盘114c。第一下部连接焊盘114a和第三下部连接焊盘114c可以设置在下部封装底座衬底110的顶表面110a上，并且第二下部连接焊盘114b可以设置在下部封装底座衬底110的底表面 110b上。
附接到下部半导体芯片120的下部连接端子130可以附接到第一下部连接焊盘114a。因此，第一下部连接焊盘114a可以通过下部连接端子130电连接到下部半导体芯片120。外部连接端子180可以附接到第二下部连接焊盘114b。例如，外部连接端子180可以是焊球或隆起焊盘。外部连接端子180可以将半导体封装1电连接至电子设备。连接过孔250可以附接到第三下部连接焊盘114c。连接过孔250可以将下部子半导体封装100电连接到上部子半导体封装300。例如，上部子半导体封装300 可以通过连接过孔250电连接到下部子半导体封装100的下部封装底座衬底110。
下部封装底座衬底110还可以包括在下部封装底座衬底110的侧表面处暴露的下部接地端子116。在图1A中，下部接地端子116在下部封装底座衬底110的下部侧表面处暴露，但是不限于此。例如，下部接地端子116可以暴露在下部封装底座衬底110的上部侧表面或下部封装底座衬底110的整个侧表面上。
设置在该至少一个下部底座层112中的每一个与穿透该至少一个下部底座层112的导电过孔(未示出)之间的内部导线(未示出)可以设置在下部封装底座衬底110中，以便连接第一下部连接焊盘114a、第二下部连接焊盘114b、第三下部连接焊盘114c和/或下部接地端子116。根据一些实施例，将导电过孔(未示出)与第一下部连接焊盘114a、第二下部连接焊盘114b、第三下部连接焊盘114c和/或下部接地端子116 中的至少一个相连的导线图案(未示出)还可以设置在下部封装底座衬底110的顶表面110a和/或底表面110b上。
第一下部连接焊盘114a、第二下部连接焊盘114b、第三下部连接焊盘114c、下部接地端子116、内部导线和/或导线图案可以由例如电解沉积(ED)铜箔、压延(RA)铜箔、不锈钢箔、铝箔、超薄铜箔、溅射铜或铜合金制成。导电过孔可以由例如铜、镍、不锈钢或铍铜制成。
下部半导体芯片120可以包括半导体衬底。半导体衬底可以包括例如硅(Si)。在一些实施例中，半导体衬底可以包括半导体元素例如锗(Ge) 或化合物半导体例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)。半导体衬底可以具有绝缘体上硅(SOI)结构。例如，半导体衬底可以包括掩埋氧化物(BOX)层。半导体衬底可以包括导电区域，例如杂质掺杂阱。半导体衬底可以具有各种器件隔离结构中的任一种，诸如浅沟槽隔离(STI)结构。半导体衬底可以具有有源表面和与有源表面相对的非有源表面。
下部半导体芯片120可以包括半导体器件，该半导体器件具有在有源表面上形成的各种类型的多个单独器件。该多个单独器件的示例可以包括各种微电子器件，例如金属氧化物半导体场效应晶体管(MOSFET) 如互补金属绝缘体半导体(CMOS)晶体管、大规模集成系统(LSI)、图像传感器如CMOS成像传感器(CIS)、微机电系统(MEMS)、有源器件和无源器件。该多个单独器件可以电连接到半导体衬底的导电区。该半导体器件还可以包括电连接该多个单独器件中的至少两个或连接半导体衬底的导电区和该多个单独器件的导线或导电柱塞。此外，该多个单独器件可以通过绝缘层与其他相邻的单独器件电隔离。
下部半导体芯片120可以包括设置在有源表面上的多个下半导体焊盘(未示出)。下部连接端子130可以附接到该多个下部半导体焊盘上。因此，下部半导体芯片120可以通过下部连接端子130电连接到下部封装底座衬底110。
根据一些实施例，下部半导体芯片120可以按照倒装芯片方式位于下部封装底座衬底110上，其中下部半导体芯片120的有源表面面向下部封装底座衬底110。下部连接端子130可以在下部半导体芯片120的有源表面与下部封装底座衬底110的顶表面1l0a之间。下部连接端子 130可以是例如焊球或隆起焊盘。下部子半导体封装100还可以包括在下部连接端子130上和/或周围并且填充在下部半导体芯片120的有源表面和下部封装底座衬底110的顶表面110a之间的下填充层140。根据一些实施例，下填充层140可以是与下面描述的下部模层190一体形成的模制下填充(MUF)层。
根据一些实施例，下部半导体芯片120可以设置在下部封装底座衬底110上，使得下部半导体芯片的非有源表面面向下部封装底座衬底 110。下部连接端子130可以是例如接合线。在这种情况下，可以在下部半导体芯片120的非有源表面与下部封装底座衬底110的顶表面110a 之间设置管芯附着膜(DAF)，而不是图1A的下填充层140。
在图1A中，下部子半导体封装100包括一个下部半导体芯片120，但不限于此。例如，下部子半导体封装100可以包括沿竖直方向堆叠在下部封装底座衬底110上的多个下部半导体芯片120，或者可以包括沿水平方向设置在下部封装底座衬底110上的多个下部半导体芯片120。
根据一些实施例，下部半导体芯片120可以是中央处理单元(CPU)、微处理单元(MPU)、图形处理单元(GPU)和/或应用处理器(AP)。根据一些实施例，下部半导体芯片120可以是用于控制如下所述的上部半导体芯片320的控制器半导体芯片。根据一些实施例，下部半导体芯片120 可以是易失性存储器半导体芯片，例如动态随机存取存储器(DRAM)和/ 或静态随机存取存储器(SRAM)。根据一些实施例，可以存在各自均包括用于控制上部半导体芯片320的控制器半导体芯片和易失性存储器半导体芯片在内的多个下部半导体芯片120。
覆盖下部封装底座衬底110的顶表面110a并且在下部半导体芯片 120上和/或周围的下部模层190可以设置在下部封装底座衬底110上。下部模层190可以由例如环氧模塑料(EMC)制成。下部模层190可以是包封半导体芯片120以提供强度和/或保护的包封层。
下部模层190可以具有暴露第三下部连接焊盘114c的模通孔195。模通孔195可以从下部模层190的顶表面穿透到其底表面。根据一些实施例，模通孔195可以从下部模层190的顶表面延伸到其底表面。模通孔195可以具有渐缩宽度的形状。
连接过孔250可设置在模通孔195中。连接过孔250可以由含锡(Sn) 焊料、钯(Pd)、镍(Ni)、银(Ag)、铅(Pb)或其合金制成。连接过孔 250的底部可以连接到第三下部连接焊盘114c。连接过孔250可以向上部子半导体封装300延伸，使得连接过孔250的顶部高于下部模层190 的顶表面。连接过孔250的顶部可以连接到下面描述的上部子半导体封装300的第二上部连接焊盘314b。根据一些实施例，连接过孔250可以完全填充模通孔195的除了模通孔195的一部分上部部分之外的部分。换句话说，连接过孔250可以不填充模通孔195的一部分上部部分。
填充下部子半导体封装100与上部子半导体封装300之间的空间的填充层240可设置在下部子半导体封装100与上部子半导体封装300之间。填充层240可以包括绝缘填充物225并且可以称作绝缘层。绝缘填充物225可以吸收从下部半导体芯片120发出的热量。绝缘填充物225 可以由具有不导电的绝缘特性的陶瓷基材料制成。绝缘填充物225可以由例如氮化铝(AlN)、氮化硼(BN)、氧化铝(Al2O3)、碳化硅(SiC)或氧化镁(MgO)中的至少一种制成。填充层240可以覆盖下部模层190 的顶表面并围绕连接过孔250的上部侧表面的一部分。根据一些实施例，填充层240可以直接接触下部模层190的顶表面和上部封装底座衬底 310的底表面310b，以完全填充下部子半导体封装100和上部子半导体封装300之间的空间。
填充层240可以具有填充模通孔195的上述一部分上部部分的延伸部240t。填充层240可以具有位置比下部模层190的顶表面高的部分以及从该部分延伸到模通孔195中的延伸部240t。例如，填充层240的延伸部240t可以部分或完全填充模通孔195中未被连接过孔250填充的上述一部分上部部分。延伸部240t可以延伸到模通孔195中，并且具有基于半导体封装1的横截面宽度沿竖直方向减小的尾部形状。在一些实施例中，绝缘层的延伸部可以从绝缘层和/或填充层240的位置比包封层和 /或下部模层190的顶表面高的部分沿着连接过孔的侧壁延伸。
填充层240可以由例如绝缘膜、带或者糊剂制成。根据一些实施例，填充层240可以由能够电磁波屏蔽的材料制成。
上部子半导体封装300设置在下部子半导体封装100上方。上部子半导体封装300可以设置在下部子半导体封装100之上，其间具有填充层240。下部子半导体封装100和上部子半导体封装300可以通过连接过孔250电连接。连接过孔250可以穿透下部模层190和填充层240，以将上部子半导体封装300的上部封装底座衬底310的底表面310b连接到下部子半导体封装100的下部封装底座衬底110的顶表面110a。
连接过孔250可以在填充层240的延伸部240t的端部处，即在延伸部240t的延伸到模通孔195中的最下端处，具有最宽宽度。根据一些实施例，连接过孔250从其最下端(即，在与第三下部连接焊盘114c 接触的区域处)向上延伸时宽度可以增加，并且在与延伸部240t的最下端接触的区域处具有最宽的宽度。连接过孔250从与延伸部240t接触的区域向上延伸时宽度可以减小，并且可以接触第二上部连接焊盘314b。
换句话说，连接过孔250可以在模通孔195的内部即比下部模层190 的顶表面低的高度处具有最宽宽度。
上部子半导体封装300可以包括上部封装底座衬底310和设置在上部封装底座衬底310上的上部半导体芯片320。
根据一些实施例，上部封装底座衬底310可以是印刷电路板。上部封装底座衬底310可以包括至少一个上部底座层312以及设置在上部封装底座衬底310的顶表面310a和底表面310b上的多个上部连接焊盘。上阻焊层318可以设置在上部底座层312的顶表面和底表面上。该多个上部连接焊盘可以未被上阻焊层318覆盖，而是可以暴露在上部封装底座衬底310的顶表面310a和底表面310b上。根据一些实施例，上阻焊层318可以仅设置在上部底座层312的底表面上，并且可以不设置在其顶表面上。根据一些实施例，上部封装底座衬底310可以包括彼此堆叠的多个上部底座层312。
该多个上部连接焊盘可以包括第一上部连接焊盘314a和第二上部连接焊盘314b。第一上部连接焊盘314a可以在上部封装底座衬底310 的顶表面310a上，并且第二上部连接焊盘314b可以在上部封装底座衬底310的底表面310b上。
上部连接端子330的一端可以连接到上部半导体芯片320，并且上部连接端子330的另一端可以连接到第一上部连接焊盘314a。因此，第一上部连接焊盘314a和上部半导体芯片320可以通过上部连接端子330 电连接。例如，上部连接端子330可以包括接合线。
连接过孔250可以物理和/或电连接到第二上部连接焊盘314b。连接过孔250的顶表面可以接触第二上部连接焊盘314b，并且连接过孔250 的底表面可以接触第三下部连接焊盘114c。
上部封装底座衬底310还可以包括在侧表面处暴露的上部接地端子 316。在图1A中，上部接地端子316在上部封装底座衬底310的下部侧表面处暴露，但是不限于此。例如，上部接地端子316可以在上部封装底座衬底310的上部侧表面处暴露，或者可以在上部封装底座衬底310 的整个侧表面上暴露。
根据一些实施例，可以省略下部接地端子116或上部接地端子316 之一。换句话说，半导体封装1可以仅在下部封装底座衬底110或上部封装底座衬底310之一处包括接地端子。
上部封装底座衬底310的结构与上述的下部封装底座衬底110的结构类似，因此不再赘述。
上部半导体芯片320可以包括半导体衬底。上部半导体芯片320的结构类似于下部半导体芯片120的结构，因此不再赘述。根据一些实施例，上部半导体芯片320可以具有比下部半导体芯片120大的水平面积。
上部半导体芯片320可以是例如存储器半导体芯片。存储器半导体芯片可以是例如非易失性存储器半导体芯片例如闪存、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM) 或电阻性随机存取存储器(RRAM)。闪存可以是例如V-NAND闪存。
上部子半导体封装300可以包括至少一个上部半导体芯片320。例如，上部子半导体封装300可以包括多个上部半导体芯片320。根据一些实施例，该多个上部半导体芯片320可以形成多个存储器半导体芯片的堆叠。根据JEDEC标准定义，术语“堆叠”可以表示存储器系统中的多个存储器芯片一起装置在一个组件中。在这种情况下，该多个上部半导体芯片320中的每一个可以是切片。根据JEDEC标准定义，术语“切片”可以表示存储器芯片的堆叠中的一个存储器芯片。
根据一些实施例，上部半导体芯片320具有附接至其底表面上的管芯附着膜(DAF)322，并且可以附着到下面的结构。例如，该多个上部半导体芯片320中的最下面的上部半导体芯片320具有DAF 322，并且可以附接到上部封装底座衬底310上，并且其余的上部半导体芯片320 具有DAF 322，并且分别附接到下面的另一个上部半导体芯片320上。
例如，DAF 322可以由矿物质粘合剂或聚合物粘合剂制成。聚合物粘合剂可以由例如热固性聚合物或热塑性聚合物制成。在热固性聚合物中，单体在热成型之后具有交联结构，并且在再加热时可能不会软化。另一方面，热塑性聚合物是通过加热而具有可塑性的聚合物，并且具有线性聚合物结构。此外，聚合物粘合剂可以通过将热固性聚合物和热塑性聚合物混合而成为混合型。
在图1A中，该多个上部半导体芯片320以阶梯形状堆叠，但是不限于此。例如，该多个上部半导体芯片320可以沿相对于上部封装底座衬底310的垂直方向上彼此重叠地堆叠。
根据一些实施例，上部子半导体封装300还可以包括用于控制该至少一个上部半导体芯片320的控制器半导体芯片(未示出)。
控制器(未示出)可以嵌入在控制器半导体芯片中。控制器可以控制对在非易失性存储器半导体芯片中存储的数据的访问。换句话说，控制器可以根据外部主机的控制命令来控制非易失性存储器半导体芯片 (例如，闪存)的写入/读取操作。根据一些实施例，控制器可以配置为单独的控制半导体芯片，诸如专用集成电路(ASIC)。控制器可以对非易失性存储器半导体芯片执行损耗均衡、垃圾收集、坏块管理，和/或确定纠错码(ECC)。
覆盖上部封装底座衬底310的顶表面310a并且在上部半导体芯片 320和上部连接端子330上和/或周围的上部模层390可以设置在上部封装底座衬底310上。上部模层390可以由例如环氧模塑料(EMC)制成。
半导体封装1可以包括覆盖下部子半导体封装100和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。电磁波屏蔽构件400 也可以覆盖上部子半导体封装300的顶表面和侧表面和/或下部子半导体封装100的侧表面。根据一些实施例，电磁波屏蔽构件400也可以覆盖下部子半导体封装100的一部分底表面。例如，电磁波屏蔽构件400 可以覆盖下部封装底座衬底110的侧表面、下部模层190的侧表面、上部封装底座衬底310的侧表面和/或上部模层390的侧表面和顶表面。根据一些实施例，电磁波屏蔽构件400还可以覆盖下部封装底座衬底110 的一些底表面110b。
电磁波屏蔽构件400可以通过例如物理气相沉积(PVD)方法形成。根据一些实施例，电磁波屏蔽构件400可以通过溅射工艺形成。例如，电磁波屏蔽构件400可以包括金属材料如Cu或Ag。
当半导体封装1安装在包括其他电子部件的电子设备上时，在半导体封装1中产生的电磁波可以发射出去，从而在电子设备中安装的另一电子部件中引起电磁干扰(EMI)。附加地或替代地，在电子设备中安装的另一电子组件中产生和/或发射的电磁波可以发射出去，从而在半导体封装1中引起EMI。因此，在安装有半导体封装1的电子设备中发生诸如电磁波噪声或故障之类的混乱，因此产品的可靠性劣化。就此而言，电磁波屏蔽构件400可以防止和/或抑制在半导体封装1和/或电子设备的其他电子部件的操作期间不可避免地产生的电磁波影响其他电子部件和/或半导体封装1。
电磁波屏蔽构件400可以接触并电连接到下部接地端子116和上部接地端子316。下部接地端子116和上部接地端子316可以电连接到提供接地连接的外部连接端子180。因此，电磁波屏蔽构件400可以接地到外部源。
根据一些实施例，当半导体封装1仅包括下部接地端子116和上部接地端子316之一时，电磁波屏蔽构件400可以接触并电连接到所述下部接地端子116和上部接地端子316之一。
根据一些实施例的半导体封装1包括填充在下部子半导体封装100 和上部子半导体封装300之间的空间的填充层240。因此，在形成电磁波屏蔽构件400的同时，由于填充层240的存在，可以防止和/或抑制形成电磁波屏蔽构件400的金属材料穿过下部子半导体封装100和上部子半导体封装300之间的空间。
如果半导体封装1不包括填充层240，则由于连接过孔250，下部子半导体封装100和上部子半导体封装300可以具有间隙。下部子半导体封装100和上部子半导体封装300之间的间隙可以是由于连接过孔250延伸超出模通孔195的部分造成的。在这种情况下，在电磁波屏蔽构件400的形成期间，形成电磁波屏蔽构件400的金属材料可以穿过下部子半导体封装100和上部子半导体封装300之间的间隙，引起在不同的连接过孔250之间发生短路。换句话说，两个或更多连接过孔250可以通过在形成电磁波屏蔽构件400时使用的金属材料而电短接在一起。
然而，在根据一些实施例的半导体封装1中，填充层240防止和/ 或抑制形成电磁波屏蔽构件400的金属材料穿过下部子半导体封装100 和上部子半导体封装300之间的空间，从而防止和/或抑制相邻连接过孔 250之间的短路。因此，可以通过填充层240的存在而增加半导体封装1 的电学可靠性。
此外，在根据一些实施例的半导体封装1中，延伸部240t(即，填充层240的一部分)延伸到模通孔195中以填充模通孔195的一部分上部部分。延伸部240t，即填充层240的一部分可以减小连接过孔250的上部的宽度。因此，在形成连接过孔250时，填充层240防止和/或抑制连接过孔250的上部部分的宽度增加，或防止和/或抑制连接过孔250 沿着下部模层190的顶表面延伸到外围区域，以防止和/或抑制相邻连接过孔250之间的短路。因此可以增加半导体封装1的电学可靠性。
图2A至2E是描述根据一些实施例的制造半导体器件的方法的截面图。不再提供图2A至图2E的与图1A重复的描述。
参考图2A，准备下部子半导体封装100。下部子半导体封装100可以包括下部封装底座衬底110和在下部封装底座衬底110上的下部半导体芯片120。
下部封装底座衬底110包括至少一个下部底座层112、下部封装底座衬底110的顶表面110a上的第一下部连接焊盘114a和第三下部连接焊盘114c以及下部封装底座衬底110的底表面110b上的第二下部连接焊盘114b。下部封装底座衬底110还可以包括在侧表面处暴露的下部接地端子116。
附接到下部半导体芯片120的下部连接端子130可以连接到第一下部连接焊盘114a。外部连接端子180可以连接到第二下部连接焊盘114b。下部连接过孔150可以连接到第三下部连接焊盘114c。
下部子半导体封装100可以包括在下部连接端子130上和/或周围的下填充层140，并且填充在下部半导体芯片120的底表面和下部封装底座衬底110的顶表面110a之间。下填充层140可以防止和/或抑制来自工艺的外部颗粒(例如，金属片)与下部连接端子130接触。
覆盖下部封装底座衬底110的顶表面110a和/或围绕下部半导体芯片120以及下部连接过孔150的下部模层190可以设置在下部封装底座衬底110上。下部模层190可以覆盖下部半导体芯片120的顶表面和/ 或侧表面。
根据一些实施例，下部连接过孔150的顶部可以在下部模层190的顶表面处暴露，但是不限于此。例如，下部模层190可以覆盖下部连接过孔150的顶表面和侧表面两者。
参考图2B，粘合剂层200可以附着在下部子半导体封装100上。可以将粘合剂层200放置在下部子半导体封装100上以覆盖下部模层190 的顶表面。可以通过将绝缘膜或带附着至下部子半导体封装100上或者通过将涂覆浆放置在下部子半导体封装100上来形成粘合剂层200。根据一些实施例，可以通过将粘合剂膜附接到下部模层190的顶表面上来形成粘合剂层200。根据一些实施例，可以通过将带子附接到下部模层190的顶表面上来形成粘合剂层200，其中所述带子包括芯层220以及分别设置在芯层220的底表面和顶表面上的下部粘合剂层210和上部粘合剂层230。根据一些实施例，芯层220可以包括绝缘填充物225。绝缘填充物225可以由具有不导电的绝缘特性的陶瓷基材料制成。绝缘填充物 225可以由例如AlN、BN、Al2O3、SiC或MgO中的至少一种制成。根据一些实施例，可以通过在下部模层190的顶表面上涂覆具有粘合特性的浆料来形成粘合剂层200。
参考图2C，可以去除粘合剂层200和下部模层190的一部分以形成穿透粘合剂层200和下部模层190的开口OP。开口OP可以包括穿透下部模层190的模通孔195和穿透粘合剂层200的粘合剂通孔205。可以在开口0P内部暴露下部连接过孔150。换句话说，可以通过去除下部连接过孔150周围的部分粘合剂层200和部分下部模层190来形成开口0P，使得下部连接过孔150暴露。
根据一些实施例，可以通过激光钻孔方法形成开口OP。
参考图2D，上部子半导体封装300可以位于下部子半导体封装100 上。上部子半导体封装300可以通过粘合剂层200附接在下部子半导体封装100上。
上部子半导体封装300可以包括上部封装底座衬底310和设置在上部封装底座衬底310上的上部半导体芯片320。
上部封装底座衬底310可以包括至少一个上部底座层312、设置在上部封装底座衬底310的顶表面310a上的第一上部连接焊盘314a以及设置在底表面310b上的第二上部连接焊盘314b。上部封装底座衬底310 还可以包括在侧表面处暴露的上部接地端子316。
上部连接端子330的一端可以连接到上部半导体芯片320，并且上部连接端子330的另一端可以连接到第一上部连接焊盘314a。上部连接过孔350可以连接到第二上部连接焊盘314b。
上部半导体芯片320可以在底面上具有DAF 322，并且可以连接到下面的结构。
覆盖上部封装底座衬底310的顶表面310a并围绕上部半导体芯片 320和上连部接端子330的上部模层390可以设置在上部封装底座衬底 310上。
上部连接过孔350可以附接到上部封装底座衬底310的与开口0P 相对应的那部分底表面310b。上部子半导体封装300可以位于下部子半导体封装100上，使得上部连接过孔350至少部分地或完全地位于开口 OP中。因此，上部连接过孔350和/或下部连接过孔150可以位于开口 OP中。
根据一些实施例，上部子半导体封装300可以位于下部子半导体封装100上，使得上部连接过孔350接触对应的下部连接过孔150，但是不限于此。例如，上部连接过孔350和下部连接过孔150可以在开口OP 中彼此不接触。换句话说，上部连接过孔350的底部和下部连接过孔150 的顶部可以彼此间隔开。根据一些实施例，当上部连接过孔350的高度足以形成图1A和1B中接触第三下部连接焊盘114c的连接过孔250时，可以省略下部连接过孔150。
参考图2D和图2E，热量可以施加到下部子半导体封装100和上部子半导体封装300，或者热量和压力可以施加到下部子半导体封装100 和上部子半导体封装300，使得下部连接过孔150和上部连接过孔350 熔化。然后，当通过冷却工艺来组合下部连接过孔150和上部连接过孔 350时，可以形成连接过孔250。
在形成连接过孔250的同时，粘合剂层200的一部分也可以熔化并且可以流入模通孔195中。然后，填充层240可以通过冷却工艺由粘合剂层200形成。
流入模通孔195中的粘合剂层200的熔化部分可以是填充层240的延伸部240t。填充层240可以填充下部子半导体封装100和上部子半导体封装300之间的空间。填充层240的延伸部240t可以填充未被连接过孔250填充的那部分模通孔195。因此，下部子半导体封装100的顶表面与上部子半导体封装300的底表面之间的间隔可以具有比粘合剂层 200的厚度值低的值。根据一些实施例，下部子半导体封装100的顶部表面与上部子半导体封装300的底表面之间的距离可以在10μm到 100μm之间。
当下部连接过孔150和上部连接过孔350熔化时，首先填充模通孔 195的下部，因此粘合剂层200的熔化部分可以减小开口OP的上部的宽度。而且，流入模通孔195中的粘合剂层200的熔化部分可以填充模制通孔195的一部分上部部分。
因此，填充层240的延伸部240t可以填充未被连接过孔250填充的模通孔195的那部分上部部分。
根据一些实施例，下部子半导体封装100的侧表面、填充层240的侧表面以及上部子半导体封装300的侧表面沿相同方向可以是共面的。
这样，连接过孔250的上部的宽度可以小于开口OP的上部的宽度。因此，在形成连接过孔250时，填充层240防止和/或抑制连接过孔250 的上部的宽度增加和/或防止和/或抑制连接过孔250沿着下部模层190 的顶表面延伸到外围区域，从而防止相邻的连接过孔250短路。
然后，回头参考图1A，形成覆盖下部封装底座衬底110的侧表面、下部模层190的侧表面、填充层240的侧表面、上部封装底座衬底310 的侧表面和/或上部模层390的侧表面和/或顶表面的电磁波屏蔽构件 400。
由于填充层240填充下部子半导体封装100和上部子半导体封装 300之间的空间，所以在形成电磁波屏蔽构件400时，可以防止形成电磁波屏蔽构件400的金属材料穿过下部子半导体封装100和上部子半导体封装300之间的空间。因此，可以防止相邻的连接过孔250被形成电磁波屏蔽构件400的金属材料短路。
图3A是描述根据一些实施例的制造半导体封装的方法的截面图。例如，图3A是描述在图2D的操作之后执行的操作的截面图。图3A的与图2A至图2E重复的细节不再提供。
一起参考图2D和图3A，将热量和压力施加到下部子半导体封装100 和上部子半导体封装300以熔化下部连接过孔150和上部连接过孔350。然后，当通过冷却工艺来组合下部连接过孔150和上部连接过孔350时，可以形成连接过孔250。
在形成连接过孔250的同时，粘合剂层200的一部分也可以熔化并且可以流入模通孔195中。然后，在冷却工艺之后，可以由粘合剂层200 形成填充层240a。
图3B和图3C分别是根据一些实施例的半导体封装2的截面图和部分放大截面图。例如，图3C是图3B的区域Z3C的放大截面图。
当相对较大的压力施加到下部子半导体封装100和上部子半导体封装300时，填充层240a的一部分可以变成图3C的突出部240pa，突出部240pa突出超出下部子半导体封装100和上部子半导体封装300的侧表面。换句话说，填充层240a的侧表面相比于下部子半导体封装100 和上部子半导体封装300的侧表面可以在相同方向上突出得更远。
根据一些实施例，当半导体封装由其中多个半导体封装一起制造然后切割的分离工艺形成时，填充层240可以如1A和图2E所示与下部子半导体封装件100和上部子半导体封装300的侧表面共面。
一起参考图3B和图3C，形成覆盖下部封装底座衬底110的侧表面、下部模层190的侧表面、填充层240a的侧表面、上部封装底座衬底310 的侧表面和上部模层390的侧表面和顶表面的电磁波屏蔽构件400a。
由于填充层240a填充下部子半导体封装100和上部子半导体封装 300之间的空间，所以在形成电磁波屏蔽构件400a时，可以防止形成电磁波屏蔽构件400的金属或其他材料穿过下部子半导体封装100和上部子半导体封装300之间的空间。
此外，由于填充层240a具有沿相同方向比下部子半导体封装100 和上部子半导体封装300的侧表面突出得更远的突出部240a，所以下部子半导体封装100的侧表面与填充层240a之间的边界部分以及上部子半导体封装300的侧表面与填充层240a之间的边界部分均具有相对较小的空间。因此，当形成电磁波屏蔽构件400a时，可以防止形成电磁波屏蔽构件400a的金属材料穿过下部子半导体封装100与填充层240a之间的界面以及上部子半导体封装300和填充层240a之间的界面。
因此，可以防止相邻的连接过孔250被形成电磁波屏蔽构件400a 的金属材料短路。
电磁波屏蔽构件400a可以具有覆盖突出部240pa的表面的屏蔽突出部400pa。根据一些实施例，屏蔽突出部400pa可以在半导体封装2 的竖直方向的横截面上具有弧形形状。
图4A是描述根据一些实施例的制造半导体封装的方法的截面图。例如，图4A是描述在图2D的操作之后执行的操作的截面图。图4A的与图2A至图2E重复的细节不再提供。
一起参考图2D和图4A，将热量和压力施加到下部子半导体封装100 和上部子半导体封装300以熔化下部连接过孔150和上部连接过孔350。然后，当通过冷却工艺来组合下部连接过孔150和上部连接过孔350时，可以形成连接过孔250。
在形成连接过孔250的同时，粘合剂层200的一部分也可以熔化并且可以流入模通孔195中。然后，在冷却工艺之后，可以由粘合剂层200 形成填充层240b。
图4B和图4C分别是根据一些实施例的半导体封装3的截面图和部分放大截面图。例如，图4C是图4B的区域Z4C的放大截面图。
当相对较大的压力施加到下部子半导体封装100和上部子半导体封装300时，填充层240b的一部分可以变成图4C的突出部240pb，突出部240pb突出超出下部子半导体封装100和上部子半导体封装300的侧表面。突出部240pb还可以具有图4C的下覆盖部240cb，下覆盖部240cb 覆盖下部子半导体封装100的侧表面的部分上部。填充层240b的侧表面相比于下部子半导体封装100和上部子半导体封装300的侧表面可以在相同方向上突出得更远。填充层240b的一部分可以覆盖下部子半导体封装100的侧表面的部分上部，例如下部模层190的侧表面的部分上部。填充层240b可以不覆盖在下部封装底座衬底110的侧表面处暴露的下部接地端子116的至少一部分。
一起参考图4B和图4C，形成覆盖下部封装底座衬底110的侧表面、下部模层190的侧表面、填充层240b的侧表面、上部封装底座衬底310 的侧表面和/或上部模层390的侧表面和顶表面的电磁波屏蔽构件400b。
由于填充层240b填充下部子半导体封装100和上部子半导体封装 300之间的空间，所以在形成电磁波屏蔽构件400b时，可以防止形成电磁波屏蔽构件400b的金属材料穿过下部子半导体封装100和上部子半导体封装300之间的空间。
由于填充层240b具有沿相同方向比下部子半导体封装100和上部子半导体封装300的侧表面突出得更远的突出部240pb，所以在形成电磁波屏蔽构件400b时，可以防止形成电磁波屏蔽构件400b的金属材料穿过上部子半导体封装300与填充层240b之间的界面。
由于填充层240b还具有覆盖下部子半导体封装100的侧表面的一部分上部部分的下覆盖部240cb，所以在形成电磁波屏蔽构件400b时，可以防止形成电磁波屏蔽构件400b的金属材料穿过下部子半导体封装 100与填充层240b和/或240cb之间的界面。
因此，可以防止相邻的连接过孔250被形成电磁波屏蔽构件400b 的金属材料短路。
电磁波屏蔽构件400b可以具有覆盖突出部240pb和/或下覆盖部 240cb的表面的屏蔽突出部400pb。根据一些实施例，屏蔽突出部400pb 可以在半导体封装3的竖直方向的截面上具有弧形形状。
图5A是描述根据一些实施例的制造半导体封装的方法的截面图。例如，图5A是描述在图2D的操作之后执行的操作的截面图，并且图5A 的与图2A至图2E重复的细节不再提供。
一起参考图2D和图5A，将热量和压力施加到下部子半导体封装100 和上部子半导体封装300以熔化下部连接过孔150和上部连接过孔350。然后，当通过冷却工艺来组合下部连接过孔150和上部连接过孔350时，可以形成连接过孔250。
在形成连接过孔250的同时，粘合剂层200的一部分也可以熔化并且可以流入模通孔195中。然后，在冷却工艺之后，可以由粘合剂层200 形成填充层240c。
图5B和图5C分别是根据一些实施例的半导体封装4的截面图和部分放大截面图。例如，图5C是图5B的区域Z5C的放大截面图。
当相对较大的压力施加到下部子半导体封装100和上部子半导体封装300时，填充层240b的一部分可以变成图5C的突出部240pc，突出部240pc突出超出下部子半导体封装100和上部子半导体封装300的侧表面。突出部240pc还可以具有图5C的上覆盖部240cc，上覆盖部240cc 覆盖上部子半导体封装300的侧表面的一部分下部部分。换句话说，填充层240c的侧表面相比于下部子半导体封装100和上部子半导体封装 300的侧表面可以沿着相同方向突出得更远，并且填充层240c的一部分可以覆盖部上部子半导体封装300的侧表面的一部分下部部分，例如上部封装底座衬底310的侧表面的一部分下部部分。填充层240c可以不覆盖在上部封装底座衬底310的侧表面处暴露的上部接地端子316的至少一部分。
一起参考图5B和图5C，形成覆盖下部封装底座衬底110的侧表面、下部模层190的侧表面、填充层240c的侧表面、上部封装底座衬底310 的侧表面和上部模层390的侧表面和顶表面的电磁波屏蔽构件400c。
由于填充层240c填充下部子半导体封装100和上部子半导体封装 300之间的空间，所以在形成电磁波屏蔽构件400c时，可以防止形成电磁波屏蔽构件400c的金属材料穿过下部子半导体封装100和上部子半导体封装300之间的空间。
由于填充层240c具有沿相同方向比下部子半导体封装100和上部子半导体封装300的侧表面突出得更远的突出部240pc，所在形成电磁波屏蔽构件400c时，可以防止形成电磁波屏蔽构件400c的金属材料穿过下部子半导体封装100与填充层240c之间的界面。
此外，由于填充层240c还具有覆盖上部子半导体封装300的侧表面的一部分下部部分的上覆盖部240cc，所以在形成电磁波屏蔽构件 400c时，可以防止形成电磁波屏蔽构件400c的金属材料穿过上部子半导体封装300与填充层240c之间的界面。
因此，可以防止相邻的连接过孔250被形成电磁波屏蔽构件400c 的金属材料短路。
电磁波屏蔽构件400c可以具有覆盖突出部240pc和上覆盖部240cc 的表面的屏蔽突出部400pc。根据一些实施例，屏蔽突出部400pc可以在半导体封装4的竖直方向的截面上具有弧形形状。
图6A是描述根据一些实施例的制造半导体封装的方法的截面图。例如，图6A是描述在图2D的操作之后执行的操作的截面图，并且图6A 的与图2A至图2E重复的细节不再提供。
一起参考图2D和图6A，将热量和压力施加到下部子半导体封装100 和上部子半导体封装300以熔化下部连接过孔150和上部连接过孔350。然后，当通过冷却工艺来组合下部连接过孔150和上部连接过孔350时，可以形成连接过孔250。
在形成连接过孔250的同时，粘合剂层200的一部分也可以熔化并且可以流入模通孔195中。然后，在冷却工艺之后，可以由粘合剂层200 形成填充层240d。
图6B和图6C分别是根据一些实施例的半导体封装5的截面图和部分放大截面图。例如，图6C是图6B的区域Z6C的放大截面图。
当相对较大的压力施加到下部子半导体封装100和上部子半导体封装300时，填充层240d的一部分可以变成图6C的突出部240pd，突出部240pd突出超出下部子半导体封装100和上部子半导体封装300的侧表面。突出部240pd还可以具有图6C的上覆盖部240cd1和图6C的下覆盖部240cd2，上覆盖部240cdl覆盖上部子半导体封装300的侧表面的一部分下部部分，下覆盖部240cd2覆盖下部子半导体封装100的侧表面的一部分上部部分。换句话说，填充层240d的侧表面相比于下部子半导体封装100和上部子半导体封装300的侧表面可以沿相同方向突出得更远。填充层240d的一部分可以覆盖上部子半导体封装300和下部子半导体封装100的侧表面，例如上部封装底座衬底310的侧表面的一部分下部部分和/或下部模层190的侧表面的一部分上部部分，和/或可以不覆盖在上部封装底座衬底310的侧表面处暴露的上部接地端子316的至少一部分。
一起参考图6B和图6C，形成覆盖下部封装底座衬底110的侧表面、下部模层190的侧表面、填充层240d的侧表面、上部封装底座衬底310 的侧表面和/或上部模层390的侧表面和顶表面的电磁波屏蔽构件400d。
由于填充层240d填充下部子半导体封装100和上部子半导体封装 300之间的空间，所以在形成电磁波屏蔽构件400d时，可以防止形成电磁波屏蔽构件400d的金属材料穿过下部子半导体封装100和上部子半导体封装300之间的空间。
由于填充层240d具有沿相同方向比下部子半导体封装100和上部子半导体封装300的侧表面突出得更远的突出部240pd，所以在形成电磁波屏蔽构件400d时，可以防止形成电磁波屏蔽构件400d的金属材料穿过上部子半导体封装300与填充层240d之间的界面。
由于填充层240d还具有覆盖上部子半导体封装300的侧表面的一部分下部部分的上覆盖部240cdl和覆盖下部子半导体封装100的侧表面的一部分上部部分的下覆盖部240cd2，所以在形成电磁波屏蔽构件400d 时，可以防止形成电磁波屏蔽构件400d的金属材料穿过上部子半导体封装300与填充层240d之间的界面以及下部子半导体封装100和填充层 240d之间的界面。
因此，可以防止相邻的连接过孔250被形成电磁波屏蔽构件400d 的金属材料短路。
电磁波屏蔽构件400d可以具有覆盖突出部240pd、上覆盖部240cdl 和下覆盖部240cd2的表面的屏蔽突出部400pd。根据一些实施例，屏蔽突出部400pd可以在半导体封装5的竖直方向的截面上具有弧形形状。
根据一些实施例，根据实施例的半导体封装可以不包括像图2E、图 3A、图4A、图5A和图6A中的电磁波屏蔽构件。因为半导体封装包括填充在下部子半导体封装100和上部子半导体封装300之间的填充层240、 240a、240b、240c或240d，所以可以增加下部子半导体封装100和上部子半导体封装300之间的粘接力。此外，因为通过填充层240、240a、 240b、240c或240d防止湿气、金属、杂质和/或工艺副产品穿入下部子半导体封装100和上部子半导体封装300之间的空间中，所以可以防止对于连接过孔250的损坏。因此，可以增加下部子半导体封装100和上部子半导体封装300之间的电连接的可靠性。
图7至图11是根据其他实施例的半导体封装6至10的截面图。图 7至图11的与图1A至图6C重复的细节不再提供。
参考图7，半导体封装6包括下部子半导体封装100-I、设置在下部子半导体封装100-I上的上部子半导体封装300以及覆盖下部子半导体封装100-I和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。根据一些实施例，半导体封装6可以具有面板级封装(PLP)结构。
下部子半导体封装100-I可以包括下部封装底座衬底110-I和设置在下部封装底座衬底110-I上的下部半导体芯片120。下部封装底座衬底110-I可以具有设置下部半导体芯片120的凹入空间110R。下部封装底座衬底110-I可以包括至少一个下部底座层112和/或设置在下部封装底座衬底110的顶表面110a-I和底表面110b-I上的第一至第三下部连接焊盘114a至114c。下阻焊层118可以设置在下部底座层112的顶表面和底表面上。根据一些实施例，下阻焊层118可以仅设置在下部底座层112的底表面上，并且可以不设置在顶表面上。
下部模层190a可以围绕下部半导体芯片120并填充凹入空间11OR。下部模层190a可以不覆盖下部封装底座衬底110-I的顶表面110a-I，并且可以填充凹入空间110R。
填充下部子半导体封装100-I与上部子半导体封装300之间的空间的填充层240-I可以设置在下部子半导体封装100-I与上部子半导体封装300之间。填充层240-I可以包括绝缘填充物225。填充层240-I可以覆盖下部模层190a和下部封装底座衬底110-I的顶表面110a-I，并且围绕连接过孔250-I的侧表面。根据一些实施例，填充层240-I可以直接接触下部模层190a的顶表面、下部封装底座衬底110-I的顶表面 110a-I以及上部封装底座衬底301的底表面310b，以完全填充下部子半导体封装100-I和上部子半导体封装300之间的空间。
填充层240-I可以具有通孔245-I。通孔245-I可以具有下部和/ 或上部窄和/或中间部分宽的形状。
图8是根据一些实施例的半导体封装7的截面图。
参考图8，半导体封装7包括下部子半导体封装100-II、设置在下部子半导体封装100-II上的上部子半导体封装300以及覆盖下部子半导体封装100-II和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。
填充下部子半导体封装100-II和上部子半导体封装300之间的空间的填充层240-II可以设置在下部子半导体封装100-II和上部子半导体封装300之间。填充层240-II可以包括绝缘填充物225。填充层240-II 可以覆盖下部封装底座衬底110-II的顶表面110a-II，和/或围绕连接过孔250的侧表面和/或下部半导体芯片120的侧表面和顶表面。根据一些实施例，填充层240-II可以直接接触下部封装底座衬底110-II的顶表面110a-II以及上部封装底座衬底301的底表面310b，以完全填充下部子半导体封装100-II和上部子半导体封装300之间的空间。
填充层240-II可以具有通孔245-II。通孔245-II可以具有下部和 /或上部窄和/或中间部分宽的形状。
填充层240-II的形状类似于图1A的下部模层190和填充层240组合后的形状，因此不详细描述。换句话说，半导体封装7中包括的下部子半导体封装100-II不包括图1A的下部模层190，和/或半导体封装7 的填充层240-II可以对应于图1A的下部模层190和填充层240。
图9是根据实施例的半导体封装8的截面图。
参考图9，半导体封装8包括下部子半导体封装100、设置在下部子半导体封装100上的上部子半导体封装300以及覆盖下部子半导体封装100和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。
上部子半导体封装300还包括上部无源器件370。上部无源器件370 可以是例如电阻器、电容器、电感器、滤波器、DC-DC转换器、时钟产生石英或温度传感器。上部无源器件370可以电连接到在上部封装底座衬底310的顶表面310a上设置的第三上部连接焊盘314c。上部无源器件370可以被上部模层390包围。
半导体封装8具有与图1A和图1B的半导体封装1类似的结构，不同之处在于半导体封装8还包括上部无源器件370和第三上部连接焊盘 314c，因此不详细描述。
图10是根据一些实施例的半导体封装9的截面图。
参考图10，半导体封装9包括下部子半导体封装100-I、设置在下部子半导体封装100-I上的上部子半导体封装300以及覆盖下部子半导体封装100-I和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。
上部子半导体封装300还包括上部无源器件370。上部无源器件370 可以电连接到在上部封装底座衬底310的顶表面310a上设置的第三上部连接焊盘314c。上部无源器件370可以被上部模层390包围。
半导体封装9具有与图7的半导体封装6类似的结构，不同之处在于半导体封装9还包括上部无源器件370和第三上部连接焊盘314c，因此不详细描述。
图11是根据实施例的半导体封装10的截面图。
参考图11，半导体封装10包括下部子半导体封装100-I、设置在下部子半导体封装100-I上的上部子半导体封装300和/或覆盖下部子半导体封装100-I和上部子半导体封装300的至少一些表面的电磁波屏蔽构件400。
下部子半导体封装100-I还包括下部无源器件170。下部无源器件 170可以是例如电阻器、电容器、电感器、滤波豁、DC-DC转换器、时钟产生石英或温度传感器。下部无源器件170可以电连接到在下部封装底座衬底110-I的凹入空间110R的底表面处设置的第四下部连接焊盘 114d。下部无源器件170可以被下部模层190a包围。
上部子半导体封装300可以包括上部无源器件370。上部无源器件 370可以电连接到在上部封装底座衬底310的顶表面310a上设置的第三上部连接焊盘314c。上部无源器件370可以被上部模层390包围。
半导体封装10具有与图10的半导体封装9类似的结构，不同之处在于半导体封装10还包括下部无源器件170和第四下部连接焊盘114d，因此不详细描述。
尽管未单独示出，但是本领域的普通技术人员应清楚，半导体封装 6至10的填充层240、240-I和/或240-II的侧表面形状和/或图7至图 11的电磁波屏蔽构件400的形状可以与图3A至图6C的半导体封装2至 5的填充层240a至240d的形状以及电磁波屏蔽层400a至400d的形状类似地改变。
图12是根据一些实施例的半导体封装1100的配置的图。
参考图12，半导体封装1100可以包括微处理单元(MPU)1110、存储器1120、接口1130、图形处理单元(GPU)1140、功能块1150和/或连接这些部件的系统总线1160。半导体封装1100可以包括MPU 1110和 GPU 1140两者或其中之一。
MPU 1110可以包括核和/或L2高速缓存。例如，MPU 1110可以包括多核。多核中的每个核可以具有相同或不同的性能。此外，多核中的每个核可以同时激活或者在不同的时间激活。存储器1120可以根据MPU 1110的控制来存储功能块1150的处理结果。例如，MPU1110可以在刷新信息时将在L2高速缓存中存储的信息存储在存储器1120中。接口 1130可以与外部设备接口连接。例如，接口1130可以与相机、液晶显示器(LCD)和/或扬声器接口连接。
GPU 1140可以执行图形功能。例如，GPU 1140可以执行视频编解码操作或处理三维(3D)图形。
功能块1150可以执行各种功能。例如，当半导体封装1100是在移动设备中使用的应用处理器(AP)时，一些功能块1150可以执行通信功能。
半导体封装1100可以是参照图1A至图11描述的半导体封装1至 10中的一种。MPU1110和/或GPU 1140可以是参照图1A至图11描述的下部子半导体封装100、100-I和100-II之一。存储器1120可以是参照图1A至图11描述的上部子半导体封装300。接口1130和功能块1150 可以与参照图1A至图11描述的下部子半导体封装100、100-I和100-II 之一的一部分。
由于半导体封装1100的电学可靠性较高，所以半导体封装1100可以具有较高的可靠性。
本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。诸如“…中至少之一”之类的表述在元素列表之前时修饰整个元素列表，而不是修饰列表中的单独元素。
尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (25)

1.一种半导体封装，包括：
下部子半导体封装，包括下部半导体芯片、下部半导体芯片上的下部模层以及下部模层中的模通孔；
上部子半导体封装，包括上部半导体芯片；
下部子半导体封装和上部子半导体封装之间的填充层；以及
模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接，
其中填充层包括延伸部，所述延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中。
2.根据权利要求1所述的半导体封装，还包括：
在下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面上的电磁波屏蔽构件。
3.根据权利要求2所述的半导体封装，其中填充层包括突出部，所述突出部相比于下部子半导体封装的侧表面和/或上部子半导体封装的侧表面沿相同的方向突出得更远。
4.根据权利要求3所述的半导体封装，其中电磁波屏蔽构件包括位于填充层的突出部的表面上的屏蔽突出部。
5.根据权利要求2所述的半导体封装，其中填充层还包括位于下部子半导体封装的侧表面的上部部分上的下覆盖部。
6.根据权利要求2所述的半导体封装，其中填充层还包括位于上部子半导体封装的侧表面的下部部分上的上覆盖部。
7.根据权利要求2所述的半导体封装，其中电磁波屏蔽构件包括金属材料。
8.根据权利要求1所述的半导体封装，其中模通孔从下部模层的顶表面延伸到下部模层的底表面，以及
其中模通孔包括渐缩宽度形状。
9.根据权利要求1所述的半导体封装，其中连接过孔在比下部模层的顶表面低的高度处具有最宽宽度。
10.根据权利要求1所述的半导体封装，其中连接过孔在与填充层的延伸部的最下端接触的部分处具有最宽宽度。
11.一种半导体封装，包括：
下部子半导体封装，包括下部封装底座衬底、下部封装底座衬底上的下部半导体芯片以及下部封装底座衬底的顶表面上和下部半导体芯片上的下部模层，其中下部模层包括模通孔；
上部子半导体封装，包括上部封装底座衬底和上部封装底座衬底上的上部半导体芯片；
下部子半导体封装和上部子半导体封装之间的填充层；
模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部封装底座衬底与上部封装底座衬底电连接；以及
在下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面上的电磁波屏蔽构件，
其中连接过孔在比下部模层的顶表面低的高度处具有最宽宽度。
12.根据权利要求11所述的半导体封装，其中下部封装底座衬底或上部封装底座衬底中的至少一个包括在其侧表面处暴露的接地端子，以及
其中电磁波屏蔽构件接触接地端子并电连接到接地端子。
13.根据权利要求12所述的半导体封装，其中填充层包括突出部，所述突出部相比于下部子半导体封装的侧表面和/或上部子半导体封装的侧表面沿一个方向突出得更远，以及
其中填充层包括位于下部子半导体封装的侧表面的一部分或上部子半导体封装的侧表面的一部分中至少之一上的覆盖部。
14.根据权利要求13所述的半导体封装，其中覆盖部不覆盖接地端子的至少一部分。
15.根据权利要求11所述的半导体封装，其中填充层包括延伸部，所述延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中，以及
其中连接过孔在与延伸部的最下端接触的部分处具有最宽宽度。
16.根据权利要求11所述的半导体封装，其中填充层接触下部模层的顶表面和上部封装底座衬底的底表面。
17.根据权利要求11所述的半导体封装，其中模通孔被连接过孔的一部分和填充层的一部分完全填充。
18.一种半导体封装，包括：
下部子半导体封装，包括下部半导体芯片、下部半导体芯片上的下部模层以及下部模层中的模通孔；
上部子半导体封装，包括上部半导体芯片；
下部子半导体封装和上部子半导体封装之间的填充层，所述填充层包括延伸部和突出部，其中填充层的延伸部从填充层的比下部模层的顶表面高的部分延伸到模通孔中，并且其中填充层的突出部相比于下部子半导体封装的侧表面和/或上部子半导体封装的侧表面沿一个方向突出得更远；
电磁波屏蔽构件，包括在下部子半导体封装的侧表面、填充层的侧表面和/或上部子半导体封装的侧表面和/或顶表面上的金属材料；以及
模通孔中的连接过孔，所述连接过孔穿过下部模层和填充层，并且将下部子半导体封装与上部子半导体封装电连接，
其中随着填充层的延伸部从下部模层的顶表面延伸到模通孔中，填充层的延伸部的宽度减小。
19.根据权利要求18所述的半导体封装，其中填充层还包括在下部子半导体封装的侧表面的上部部分上的下覆盖部或在上部子半导体封装的侧表面的下部部分上的上覆盖部中的至少一个。
20.根据权利要求18所述的半导体封装，其中模通孔从下部模层的顶表面延伸到底表面，以及
其中模通孔包括渐缩宽度形状，以及
其中连接过孔在比下部模层的顶表面低的高度上、连接过孔与延伸部的最下端相接触的部分处具有最宽宽度。
21.一种半导体封装，包括：
第一半导体封装，包括第一半导体芯片；
第一半导体芯片上的包封层；
包封层上的绝缘层；以及
包封层中的第一通孔中的第一连接过孔和包封层中的第二通孔中的第二连接过孔，其中第一连接过孔和第二连接过孔延伸穿过包封层和绝缘层，
其中绝缘层具有延伸到第一通孔和/或第二通孔中的延伸部，以及
其中绝缘层在第一连接过孔与第二连接过孔之间延伸，使得绝缘层将第一连接过孔与第二连接过孔电隔离。
22.根据权利要求21所述的半导体封装，还包括：
在绝缘层的侧表面和/或包封层的侧表面上的电磁波屏蔽构件，
其中绝缘层在电磁波屏蔽构件与第一连接过孔或第二连接过孔之间延伸，使得绝缘层将电磁波屏蔽构件与第一连接过孔和/或第二连接过孔电隔离。
23.根据权利要求21所述的半导体封装，其中绝缘层的延伸部从绝缘层的比包封层的顶表面高的部分沿着第一连接过孔的侧壁和/或沿着第二连接过孔的侧壁延伸。
24.根据权利要求21所述的半导体封装，还包括：
第二半导体封装，包括第二半导体芯片；以及
接地端子，
其中第一连接过孔和/或第二连接过孔与第一半导体芯片间隔开，并将第一半导体封装电连接到第二半导体封装，以及
其中绝缘层在接地端子与第一连接过孔和/或第二连接过孔之间延伸，使得绝缘层将接地端子与第一连接过孔和/或第二连接过孔电隔离。
25.根据权利要求21所述的半导体封装，其中随着绝缘层的延伸部从包封层的顶表面沿着第一连接过孔的侧壁和/或沿着第二连接过孔的侧壁延伸，绝缘层的延伸部的宽度减小。
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