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TW201034084A - Optimized compressive SiGe channel PMOS transistor with engineered Ge profile and optimized silicon cap layer - Google Patents

Optimized compressive SiGe channel PMOS transistor with engineered Ge profile and optimized silicon cap layer Download PDF

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Publication number
TW201034084A
TW201034084A TW098134979A TW98134979A TW201034084A TW 201034084 A TW201034084 A TW 201034084A TW 098134979 A TW098134979 A TW 098134979A TW 98134979 A TW98134979 A TW 98134979A TW 201034084 A TW201034084 A TW 201034084A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
germanium
pmos
forming
Prior art date
Application number
TW098134979A
Other languages
English (en)
Inventor
Daniel G Tekleab
Srikanth B Samavedam
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW201034084A publication Critical patent/TW201034084A/zh

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Description

201034084 六、發明說明： 【發明所屬之技術領域】 本發明大致上係關於半導體製造及積體電路之領域。在 一態樣中，本發明係關於形成PMOS場效應電晶體（fet)以 作為一互補金氧半導體（CMOS)製造程序之部分。 本申請案已於2008年10月30曰在美國申請為專利申請案 第 12/261589 號。 【先前技術】 CMOS裝蕈（例如NMOS或PMOS電晶體）習知製造於具有 (100)之一表面結晶定向及其等效定向（例如（010)、（0W)、 (00-1))之半導體晶圓上’其中該等電晶體裝置通常以一 <100>晶體通道定向（即，在45度旋轉晶圓或基板上）製 造。該通道界定電流流經該裝置的主導方向，且產生該電 流之該％·載子的遷移率決定該等裝置之性能。雖然可藉由 刻意加壓力於NMOS及/或PMOS電晶體之通道而改良載子 遷移率’但是因為PMOS載子遷移率和NMOS載子遷移率 係在不同類型應力下達到最佳化的，所以很難同時改良形 成於一不均勻應變基板上之兩種類型裝置之載子遷移率。 例如，某些CMOS裝置製造程序已試圖藉由使用應變（例如 藉由雙轴拉伸應變）矽以增強藉由在一樣板層（諸如矽鍺）上 沈積一矽層而形成的該通道區域之電子及電洞遷移率，該 樣板層係在沈積該石夕層之前而鬆他，因此在該沈積石夕層中 誘發拉伸應力。亦發現’該沈積矽層中的拉伸應力可藉由 形成一相對較厚之樣板矽鍺（SiGe)層而增強，該樣板石夕錯 143752.doc 201034084 層係漸變為在該樣板梦緒（SiGe)層之一較低部分有一較高 鍺濃度（例如反向漸變）。此等程序藉由在NMOS電晶體通 道中產生拉伸應力而增強NMOS裝置的電子遷移率，然而 PMOS裝置對於沿著<100>方向製造的裝置之該通道方向中 之任何單軸應力係不敏感的。在另一方面，已試圖選擇性 地改良在PMOS裝置内之電洞遷移率，諸如藉由在一石夕基 板上形成具有一壓縮應力矽鍺層之PM〇s通道區域。然 而’此等壓縮矽鍺通道PMOS裝置展現一較高的亞臨限斜 率（SS)及較高的電壓臨限溫度敏感度。此可能係由於介於 該石夕鍺層與該介電層之間的該介面品質，該介面品質係由 該PMOS裝置内的通道缺陷率或介面缺陷密度（Dh)所量 化。 因此，需改良半導體程序及裝置以克服如上所述之本技 術上的該等問題。對於熟習本技術者而言，經由閱讀本發 明案之餘下部分並參考附圖及如下詳細描述，可獲得習知 程序和技術上的進一步局限性及缺陷之清晰瞭解。 應瞭解，為附圖的簡單和清晰起見，附圖中所繪示的元 件並不一定按比例繪製。例如，為了促進和改良清晰和理 解，一些7L件之尺寸係相對於其他元件而放大的。此外， 適田地考篁’在所有目中重複的參考數字代表相應或類 似的元件。 【實施方式】 研九如下洋細描述並同時參閱如下附圖，可獲得對 本發明及其眾多目的、特徵和優勢的瞭解。 143752.doc 201034084 本發明描述一種用於在一半導體晶圓基板上製造高性能 PMOS電晶體裝置的半導體製造程序及所得積體電路，該 半導體晶圓基板用於形成PMOS和NMOS裝置兩者❶藉由 -形成一薄矽覆層（例如約為15埃）於一壓縮應力矽鍺層（例如 ，約為50埃）之上，該壓縮應力矽鍺層係比一臨界鬆弛厚度 更薄’可在一半導體晶圓内選擇性地控制該等PM〇s裝置 的通道應力條件以形成一積體電路，該積體電路具有對 ^ NMOS和PMOS裝置皆有利的應力條件。在選定實施例 中，藉由在一雙軸壓縮正向漸變矽鍺磊晶生長層及一薄、 反摻雜矽覆層上形成PFET電晶體裝置，而於具有一<1〇〇> 通道定向的矽基板（即，於45度旋轉晶圓或基板上）之上形 成具有改良遷移率的PMOS裝置。相較於形成具有一未覆 蓋壓縮矽鍺通道層的PM0S裝置，在具有比一第一臨限厚 度篁測薄的雙軸壓縮通道梦鍺層以及比一第二臨限厚度量 測厚的反摻雜矽覆層下，DC性能達到一大幅增強（例如在 • 所觀測遷移率中，高達至少23%至35%的改進，視該壓縮 矽鍺通道層内的鍺摻雜斷面而定）。藉由正向漸變矽鍺中 之鍺的數量，以在與該矽覆層的介面達到峰值，該壓縮矽 鍺層起控制價帶的功能，以引起該等電洞的量子禁閉，因 而降低該臨限電壓和該亞臨限斜率。在選定實施例中，取 決於該壓縮矽鍺層中的鍺摻雜斷面及該矽覆層的厚度，不 同程度地實現一較低的臨限電壓。對於所揭示之不同實施 例，雖然習知<1〇〇>定向的矽基板已被認為是對應力不敏 感的，但是形成於具有一<100>通道定向之一半導體基板 143752.doc 201034084 之上的PMOS電晶體具有應變增強通道區域。 現在將藉由所附參照圖例來詳細描述本發明的各種例證 性具體實施例。雖然各個細節皆詳載於如下描述，應瞭 解，可在不具該等特定細節的前提下實行本發明且可對 在此描述之本發明做出眾多特定實行的決定，以達到在各 個實行中將彼此不同之裝置設計者的特定目標（例如與程 序技術或與設計相關的限制相符）。雖然此一開發方案比 較複雜且費時，但對於受益於本發明之熟習本技術者而言 將會是一例行任務。例如，藉由簡化之一半導體裝置的橫 截面視圖來描述選定態樣而未包括每個裝置特徵或幾何， 以避免使本發明受限或模糊。熟習本技術者使用此等描述 和表現，以向其他熟習本技術者描述和傳達其工作内容的 主曰此外，雖然特定貫例材料已被描述於此，但該等熟 習本技術者將認知：其它具有類似性質的材料在不損失其 功效的前提下亦可替代該等材料。亦應注意，貫穿於此詳 細描述，某些材料可能會被形成或被移除以便製造該半導 體結構。凡以下未詳細描述用來形成或移除此等材料之該 等特定程序之處，吾人乃意指用來生長、沈積、移除或以 其它方式形成—適當厚度之此等層之熟習本技術者所習知 的技術。此等細節已為吾人所熟知，且認為不必教導熟習 本技術者如何製造或使用本發明。 現在參閱圖1 ’該圖顯示一半導體晶圓結構1之一部分橫 截面視圖。該結構1包含形成於一半導體基板ίο之上或作 為其部分之—半導體層12,該半導體基板10具有一第一晶 143752.doc 201034084 體定向。圖中同樣亦顯示一淺溝渠隔離14,其將該層12劃 分為分開之區域。取決於所製造之電晶體裝置的類型，該 半導體層10、12可只施為-塊石夕基板、單晶石夕⑽雜或未 . 摻雜）、絕緣體上半導體（SOI)基板，或包含（例如）石夕、石夕 碳、石夕鍺、石夕鍺碳、錯、料、銦坤、姻鱗之任何半導體 材料，以及其他m/v或II/VHt合物半導體或其等之任何組 合，且可視情況形成為塊處理晶圓。該半導體層1〇、12具 φ 有―通道晶體定向<1G(^雖在时並未顯示但詩 n刪和m〇s裝置區域96、97之層12的材料可能不同。 且對任何場效應電晶體類型（NM0S或PM0S)，該層12可能 係由多個材料的堆叠組成。顯然’儘管基板之整體類型被 顯示於此以用於描述本發明，但本發明並不限於任何特定 基板類型。例如，用於本發明之起始基板可以是絕緣體上 .半導體⑽）類型’其具有—在半導體之—頂層下的埋入 絕緣層。 • a該等隔離區域或結構14經形成以電氣隔離該（該 等）NM0S裝置區域96與該（該等）5>河〇8裝置區域97。隔離 結構14界定一作用層12内之一作用區域或電晶體區域％、 97之橫向邊界，且可能使用㈣所需技術來形成，例如用 一圖案化遮罩或光阻層（未顯示）在該第二半導體層12中選 擇性蝕刻一開口，沈積一介電層（例如氧化物）以填充該開 口，且隨後拋光該沈積介電層直至餘下第二半導體層以平 坦。該圖案化料《(該光阻層之任何剩餘未姓刻部 分被剝離。 143752.doc 201034084 圖2顯示接續圖1之一半導體晶圓結構2的處理，其中一 遮罩層21選擇性地形成於該半導體晶圓結構之NMOS區域 96之上，該半導體晶圓結構將用於形成NMOS裝置。例 如’一個或多個遮罩層21(例如一氧化物層及/或一氮化物 層）可沈積及/或生長於該半導體晶圓結構之上，且隨後習 知圖案化和姓刻技術可被用於形成一開口於該（該等）遮蔽 層21内，該開口至少將該pm〇S裝置區域97暴露。該選擇 性形成之遮蔽層21用於界定及區分隨後形成於該晶圓基板 12上之NMOS和PMOS裝置之作用區域。 圖3顯示接續圖2在一薄、壓縮應力半導體層22選擇性地 形成於該半導體晶圓結構的該（該等）PM〇s區域97之上之 後的處理’該半導體晶圓結構將被用以形成PM〇s裝置。 在選定實施例中，該薄、壓縮應力半導體層22係利用一具 有比該在下之第二半導體層12更大的原子至原子間隙的半 導體材料形成，例如矽鍺、矽鍺碳或者以重量計的混合物 或組合物，其能利用一選擇性磊晶生長方法或隨著後續之 再結晶之其它沈積方法而形成。例如，若pM〇s裝置皆形 成於該PMOS區域97内的半導體層12之上且用於層12的該 半導體材料係矽，則該半導體層22可藉由磊晶生長一矽鍺 層而形成，該矽鍺層比形成一壓縮矽鍺層22之一臨界鬆弛 厚度薄，該壓縮矽鍺層22有一與該半導體層12一樣的晶格 間距。該磊晶生長可藉由在一室溫度介於4〇〇至9〇〇它之間 且有二氣矽烷、鍺烷（Geii4)、氣化氫和氫氣存在的一化學 >飞相沈積（CVD)程序而完成。只要該矽鍺層22之厚度低於 143752.doc 201034084 該臨界鬆他厚度，則該矽鍺層22被施加壓縮應力。應了 解’雖然在一示例性具體實施例中，一約為5〇埃或更少的 蟲晶生長矽鍺層22將具有一均勻壓縮應力，但是一矽鍺層 之該臨界鬆弛厚度將取決於該層22中所包含之鍺數量。因 為該矽鍺之間格間距通常大於該在下之石夕半導體層丨2之晶 格間距，所以形成該具有壓縮矽鍺的半導體層22之一大優 勢在於其在該矽半導體層12上沒有引起應力。另一形成一 ❹ 相對較薄的半導體層22優勢在於使介於該最終形成的 NMOS和PMOS裝置區域96、97之間的步階高度差最小 化，因此改善介於該等兩個區域之間的處理均勻性。 在選定實施中，該具有矽鍺之半導體層22的形成可具有 作為深度之一函數之一均勻漸變或鍺濃度。在該等實施 中，該半導體層22中的鍺濃度貫穿該半導體層22的整個厚 度係恆定的。在其它實施中，該半導體層22的鍺濃度係正 向漸變使得在該半導體層22之較低部分（例如，更接近與 ❹ 該在下之半導體層12之介面）中有一較低的鍺濃度且在該 半導體層22之較上部分中有一較高的鍺濃度。在一實例 中’鍺?辰度在該半導體層22的頂部係大約30%(例如， 37%)且在該半導體層22之底部逐漸減少至0%。然而，其 它實施例可有其它漸變鍺斷面，其中該半導體層22之較上 部分的鍺濃度可能是從100%鍺至10%鍺，且在該半導體層 22之較低部分的鍺濃度可能是從〇%至2〇%。然而在其它實 施例中’該半導體層22在其頂部和底部部分均可有不同錯 濃度。 143752.doc 201034084 圖4顯示接續圖3在一薄半導體層23選擇性地形成於該半 導體晶圓結構的該（該等）PMOS區域内的磊晶矽鍺層22上 之後之一半導體晶圓結構4之處理，該半導體晶圓結構將 被用作形成PMOS裝置。在選定實施例中，該薄半導體層 23係藉由於該在下之矽鍺層22之上磊晶生長或沈積一層矽 至約15埃的一預定厚度而形成，然而也可使用其它厚度及 材料。该磊晶生長可藉由在二氣矽烷、氣化氫以及氫氣的 環境下加熱該半導體晶圓結構4至一介於5〇〇和9〇〇。〇之間 的溫度而完成。在該等PM〇s裝置内之該矽覆層23的存在 使該臨限電壓和該亞臨限斜率增加，同時相較於一未覆矽 鍺通道區域其藉由提供一矽/介電質介面而改良遷移率， 該矽/介電質介面具有較低通道缺陷率或介面缺陷密度 (Dit)。正如可了解，性能增強之程度可受該矽覆層之厚 度的影響例如，一相對較薄的珍覆層2 3 (例如，約為5埃） 將使於一矽覆層及恆定漸變矽鍺層22上的—pM〇s金屬閘 極及高k介電層的遷移率增益增強13%，且將使於一矽覆 層及一正向漸變矽鍺層22上的一 pM〇s金屬閘極及高k介電 層的遷移率增益增強23%(與習知上形成於一矽基板上的 PMOS金屬閘極及高k介電層相比較然而，一更厚的矽 覆層23(例如，約為15埃）將使於一矽覆層及恆定漸變矽鍺 層22上的一 PMOS金屬閘極及高k介電層的遷移率增益增強 23%且將使於一矽覆層及正向漸變矽鍺層22上的一 金屬閘極及咼k介電層的遷移率增益增強35%(與習知上形 成於一矽基板上的PMOS金屬閘極及高k介電層相比較）。 143752.doc 201034084 在選定實施例中，該半導體層23係藉由使用具有和該在 下之基板之導電類型相反的一導電類型的p型摻雜物（例如 棚或銦）而形成為一反摻雜層23。例如，在該pm〇S區域97 中，最先形成的該PMOS半導體層12係用1!型雜質輕摻雜。 在此情況下’該半導體層23可藉由在該半導體層23的磊晶 生長期間執行原位摻雜而反摻雜至一預定的卩型導電量。 另外或另一選擇為，p型雜質（例如硼）可在磊晶矽層23形成 之後被植入。 ❿ 當形成該壓縮矽鍺層22時，該壓縮矽鍺層22被用作在該 (該等）PMOS區域97中生長或沈積該矽覆層23之一樣板 層’且該後續處理被控制以阻止該壓縮矽鍺層Μ以與改變 該矽覆層23的應力條件一樣的方式鬆弛。 圖5顯示接續圖4之在該遮罩層21被移除且金屬閘極電極 24、34皆分別形成於該等NMOS和PMOS區域96、97中之 後的一半導體晶圓結構5之處理。如圖所示，NMOS金屬問 φ 極電極24包括一個或多個閘極介電層25、一覆蓋該閘極介 電質25之基於金屬的導電層26及一形成於該基於金屬的層 26之上的多晶矽層27。在類似形式中，PMOS金屬閘極電 極34包括一個或多個閘極介電層35、一覆蓋該閘極介電質 35之基於金屬的導電層36及一形成於該基於金屬的層36之 上的多晶石夕層37。閘極介電層25、35之形成可藉由使用化 學汽相沈積（CVD)、電漿增強化學汽相沈積（PecVD)、物 理汽相沈積（PVD)、原子層沈積（ALD)、熱氧化或者上述 任何組合於該NMOS基板層12及/或PMOS基板層23之上沈 143752.doc 201034084 積或生長一絕緣體或高k介電質至一預定的最終厚度，該 厚度係在0.1至10奈米範圍内’然而可採用其它厚度。雖 然該（該等）閘極介電層25、35可利用絕緣材料（例如二氧化 矽、氧氮化物、氮化物、Si〇2氮化物、SiGe〇2、Ge〇2等） 形成’其它合適的材料還包括金屬氧化物化合物，例如二 氧化铪（較佳為Hf〇2)，然而亦可使用其它錯、鋁、鑭、 锶 '钽、鈦之氧化物、矽酸鹽或鋁酸鹽及其組合，其包括 但不限於Ta2〇5、zr〇2、Hf02、Ti02、Al2〇3、Y2〇3、La2〇3、
HfSiNyOx、ZrSiNy〇x、ZrHfOx、LaSiOx、YSi〇x、 ScSiOx、CeSi〇x、HfLaSiOx、HfA10x、ZrA10x、以及
LaA10x。此外，多重金屬氧化物（例如鈦酸鋇锶，bst)亦 可提供高k介電屬性質。 在形成該（該等）閘極介電層25、35之後，一未被蝕刻之 閘極堆疊運用任一所需金屬閘極堆疊形成次序而形成。例 如—個或多個導電層被連續沈積或形成於該（該等）閘極介 電層25、35之上以形成一第一閘極堆疊，該第一閘極堆疊 包括至少（摻雜或未摻雜的）形成於一基於金屬導電層26、 36之上之半導體層2?、37。在一實施例中，該一個或多個 金屬或基於金屬層26、36係運用任一所需沈積或濺鍍程序 (例如CVD、PECVD、PVD、ALD、分子束沈積（MBD)或其 等之任何組合）而形成。該等基於金屬的導電層26、36包 括由丁1、Ta、Ir、Mo、Ru、w、Os、Nb、Ti、V、Ni 和 Re 組成之群中選出的一元素。在選定實施例中，該基於金屬 的導電層36可藉由具有適合於NMOS和PMOS電晶體的 143752.doc 201034084 一中間隙功函數的一金屬或基於金屬的層而形成，例如藉 由沈積一具有一厚度為20至100埃的TiN層，然而亦可使用 其它金屬閘極層材料（例如Al、W、HfC、TaC、TaSi、 ' ZrC、Hf等）或甚至一導電金屬氧化物（例如Ir02)，以及可 ’ 使用不同的厚度。另外或另-選擇為，該基於金屬的導電 層26可能藉由具有適合於_ pM〇s電晶體的一功函數的一 金屬或基於金屬的層而形成。應了解，該等基於金屬導電 φ 層26、36可由一層或多層而形成。 在沈積該（該等）基於金屬的導電層26、36之後，一重摻 雜（例如Π+)的多晶矽層27、37可藉由使用cvd、pEcvD、 ALD或其等之任何組合而形成至一約從1至wo奈米 的厚度，然而亦可使用其它的材料及厚度。當沈積時，、該 等多晶石夕層27、37皆形成為一具有相對較低導電性或電流 的未摻雜的或輕摻雜的層，在此情形，該多晶石夕層之導電 性藉由一個或多個後續摻雜或植入步驟完成。然而，應瞭 ❼解》亥等夕曰曰石夕層27、37可形成為一具有相對較高導電性 的重換雜層，在此情形，可藉由利用一個或多個後續摻雜 或植入步驟反摻雜而減少在該含石夕層之一預定區域中之該 夕曰曰石夕層之導電性。當沈積時，該等多晶石夕層27、37可被 形成為-最初的非晶石夕或多晶體狀態，但在該裝置整合的 後續退火處理步驟之後其將成為一多晶體狀態。該等多晶 層37之材料可為石夕、石夕錯、或其它合適的半導體。 、“未姓刻閘極堆叠形成，NMOS閘極電極層25至27 及Ρ Μ Ο S閘極電極層3 5至3 7皆被選擇性地蝕刻以形成該 143752.doc -13- 201034084 (該等）NMOS金屬閘極電極24*pM〇s金屬閘極電極34。應 瞭解，該等金屬閘極電極24、34可藉由使用任一所需圖案 化及餘刻程序而形成，其包括直接作用於該半導體層27、 37上之應用及光阻劑圖案化’或藉由使用相繼地形成一第 一抗反射塗佈（ARC)層、一第二遮罩層（例如一硬遮罩或 TEOS層）及一光阻層（圖中無）之一多層遮罩技術而形成， 該光阻層經圖案化及修整以形成一光阻圖案於所欲之該等 閘極電極24、34之上。當隨後蝕刻該等半導體層27、37以 及基於金屬的導電層26、36時，該第一 ARC層將作為一硬 遮罩。依次’該第二遮罩層可被用作一硬遮罩用以蝕刻該 第一 ARC層，且該光阻層可由任一合適的光阻材料（例如 1 93奈米的光阻劑）而形成，該光阻材料經圖案化（例如，使 用一 1 93奈米的顯影劑）且钮刻以形成一光阻圖案於該第二 遮罩層之上。 圖6顯示接續圖5之在第一源極/汲極區域28、38分別被 植入至該等NMOS和PMOS區域96、97之後之一半導體晶 圓結構6之處理。如圖所示，該等第一源極/汲極區域28、 38可藉由首先遮罩該PMOS區域97且將一第一 η型植入物植 入該等NOMS區域96之暴露部分（包括該半導體層12)以形 成該等輕摻雜擴充區域2 8而形成。分開地，該ΝΜΟS區域 96可被遮罩且該PMOS區域97之暴露部分（包括該半導體層 12、壓縮壓力矽鍺層22以及該矽覆層23)可用ρ型雜質植入 以在該電晶體區域97中形成該等輕摻雜擴充區域38 ^雖圖 中並未顯示，但可使用該等植入步驟以植入該等閘極電 143752.doc -14- 201034084 極 24、34。 圖7顯示接續圖6之在第二源極/汲極區域3〇、4〇被植入 . 至植入間隔29周圍之該等NMOS和PMOS區域96、97中之 後之一半導體晶圓結構7之處理，從而形成NM0S和pM0S 電晶體71、72。如圖所描述，一個或多個側壁間隔29經由 沈積及異向性蝕刻一個或多個可包含一偏移量或間隔内襯 層（例如一沈積或一生長氧化矽）的間隔介電層以形成於至 ❶ 少一個該等閘極電極24、34之側壁上，該間隔介電層為單 獨的或與一擴充介電層結合。隨著該等側壁間隔29在適當 位置’一植入遮罩可形成於該PM〇s區域97之上以將該電 晶體區域96暴露至形成該等NMOS源極/汲極區域28的一植 入。同樣地，一植入遮罩可形成於該NMOS區域96之上以 將該電晶體區域97暴露至在該PMOS閘極電極34和側壁間 隔29周圍形成該等PM〇s源極/汲極區域38的一植入。如圖 所示’ NMOS電晶體71包括一假或多個閘極介電層25、覆 ❹ 蓋於該閘極介電層25之上之一導電性NMOS閘極電極26、 27、由一個或多個介電層於nmos閘極電極之該等側壁上 形成的側壁間隔29，以及形成於該NMOS作用層12内的源 極/沒極區域28、30。在一類似形式，PMOS電晶體72包括 一個或多個閘極介電層35、覆蓋於該閘極介電質35之上之 一導電性PMOS閘極電極36、37 ’由一個或多個介電層於 PMOS閘極電極之該等側壁上形成的侧壁間隔39，以及形 成於該等PMOS作用層12、22、23内的源極/沒極區域38、 40。雖然圖中未顯示，但應暸解，該等nm〇S和PMOS電 143752.doc 201034084 晶體71、72在該等源極/汲極區域和閘極電極内可能包括 石夕化物層。 在如圖7所不之製造程序指出，該pM〇s電晶體裝置72形 成於一半導體層12、一雙軸壓縮矽鍺通道層22及一矽覆層 23之上。因此，該PM〇s作用區域包括一壓縮應力磊晶矽 鍺層22(形成於該pm〇S區域97内的半導體層12之上），其 在該長（亦稱為通道）轴及寬軸方向兩者中展示雙轴壓縮應 力，以及包括一未應力矽覆層23，根據選定實施例其改良 該（該等）PMOS電晶體72之載子遷移率（且因此改良性能）。 於此描述之本發明的該等不同實施例可用以自一漸變矽 鍺基板層以及矽覆層形成PM〇s作用層以改良pM〇s電晶體 之電洞遷移率，同時降低臨限電壓以及亞臨限斜率。在製 造該PMOS作用層令，該壓縮應力矽鍺層經形成使得該鍺 含量自一第一相對較低鍺濃度（在與其下之該基板層的介 面）漸變至一第二相對較高鍺濃度（在與覆蓋其上之矽覆層 的介面）。該漸變如圖8所示，其繪圖表示一例示性pM〇s 裝置中的斷面鍺濃度，該裝置包括以一漸變矽鍺層和一矽 覆層所形成的—通道區域。正如所描述，極電極/介 電堆疊80形成於一作用層基板之上’該基板形成為一石夕覆 層82、正向漸變矽鍺層84以及在下之矽基板層％之一組 合。正如所描述，在矽鍺層84之底部的鍺濃度為〇%且在 降回至該矽覆層82的0%之前在矽鍺層84的頂部逐漸增加 至 30%。 3 為了將一最佳化PMOS電晶體形成為_ CM〇s製造程序 143752.doc -16- 201034084 P刀將具有任-所需通道定向之—雙轴應變半導體 層(例如-展示雙轴拉伸應力之石夕層)形成為於一埋入氧化 層上之一作用層且被一隔離結構分為NMOS和PMOS作用 ' 層。在移除該丽⑽作用層遮罩之後，該PMOS作用層可 .㈣錢植人以鬆他在該⑽⑽區域内之該應變半導體 層。在具有一 <100>通道定向之該鬆他的pM〇s作用層上， 具有改良遷移率的PMOS電晶體裝置係藉由蟲晶生長雙轴 ❹ L夕㈣之-薄層（例如約為5G埃）且隨後蟲晶生長一薄 石夕覆層於該壓縮石夕錯層之上而形成，該雙轴壓縮石夕錯層具 有正向漸變的一鍺濃度。藉由限制該矽鍺層之厚度至低於 該臨界鬆弛厚度臨限值，該石夕鍺層有一壓縮應力狀態。其 後，NMOS和PMOS電晶體裝置皆形成於該^^^〇8區域内的 應變半導體層以及該PMOS區域内的壓縮應力矽鍺和矽覆 層之上。製造於一雙軸拉伸應變基板之上的該等NM◦s裝 置具有改良的載子遷移率。藉由形成自該等壓縮應力矽鍺 φ 以及矽覆層之一雙軸壓縮通道，獲得該等PMOS裝置之改 良裝置性能。 在源極/汲極植入處理及摻雜物活化退火處理完成之 後，該半導體晶圓結構係完成為一功能裝置。可用以將該 等描述之閘極電極結構的製造完成為功能電晶體之不同處 理步驟的實例包括（但不僅限於）一個或多個犧牲氧化物形 成、剝離、擴充植入、暈輪植入、間隔形成、源極/汲極 植入、源極/汲極退火、接觸區域矽化，以及拋光步驟。 此外，一個或多個位於該等NMOS和PMOS電晶體71、72 143752.doc •17- 201034084 之上的應力接觸蝕刻停止層$—步(相#地)施加應力於該 等NMOS和P刪通道區域。最後，接著需要通常包括多 重等級之相連的習知後端處理（未描述）以一所需方式連接 該等電晶豸，以達到所需功能。因此，歸完成該等間極 電晶體7丨、72製造之該等步驟的特定次序可隨該程序及/ 或设计要求而變化。
士 7，應瞭解，此處已提供一用於形成一 pM〇s場效應 電晶體裝置的半導體製造程序。在該揭示之程序中，提^ 。括至J —第一半導體層之晶圓，該第一半導體層可係 獨自為-塊基板，或與一下伏之埋入絕緣層結合以作為一 S〇1基板的部分。在該第-半導體層之至少一部分之上形 成:壓縮第二半導❹鍺層’例如藉由蟲晶生長石夕錯至一 預疋厚度，㈣定厚纟比-石夕冑之臨界鬆他厚度臨限值 低。例如，該壓縮矽鍺層可磊晶生長至一約介於％埃與％ 埃之間的厚度。在選定實施例中，該壓縮第二半導體層係 藉由磊晶生長一漸變矽鍺層而形成，纟中當形成該第二半 導體層時’該鍺濃度增加。例如’該漸變矽鍺層可在一頂 f具有—約為30%至40%的第一鍺濃度，該鍺濃度在一底 部逐漸減少至約為〇%至1()%。在形成該壓縮第二半導體層 之後γ —第三矽半導體層形成於該第二半導體層之上。例 第一矽半導體層可磊晶生長至一約為介於5埃與15 埃:間的厚度。此外，該第三妙半導體層可經反摻雜以具 有I第—導電類型，該第一導電類型係與位於該？1^〇§閘 •。構之下之第一半導體層之—第二導電類型相反。最 143752.doc •18· 201034084 後，至少-歷8間極結構（例如一高k介電質及一金屬開 極電極）係形成於該第三半導體層之上，以界定一？刪電 晶體通道區域’其包含位於該嶋㈣極結構之下之該屋 縮弟二半導體層的至少一部分。 參 在另一形式中，於此提供-形成一半導體積體電路之 CMOS製造程序。在該揭示之程序中，一半導體層係形成 為具有一 PMOS裝置部分和一 NM〇s裝置部分之一塊基板 或soi基板。在該半導體層之PM〇s裝置部分之上，磊晶生 長-雙軸壓縮矽鍺層至一預定厚度，該預定厚度比：：之 -臨界鬆他厚度臨限值低（例如，至_介^約為Μ與㈣ 之間的厚度）。隨後，蟲晶生長—石夕層於該石夕錯層之上（例 如，至介於-約為5與15埃之間的厚度）。在選定實施例 中，該矽層經反掺雜以具有一第一種導電類型該第一導 電類型係與該第—半導體層<一第二導電類型相反。隨 後，形成NM0S和PM0S閘極結構。當形成該等閘極结構 時，該PMOS閘極結構覆蓋該石夕層之上，以於該⑽⑽問極 結構之下之該矽層及該雙軸壓縮矽鍺層的一部分内界定一 PM0S電晶體通道區域。此外，該NM〇s閘極結構經形成 以覆蓋於該第一半導體層之NM0S裝置部分之上，以於嗲 NM0S閘極結構之下之該第一半導體層内，界定 電晶體通道區域。在選定實施例中，磊晶生長該矽錯層為 一漸變矽鍺層，其中在更鄰近於該矽層之該矽鍺層之一部 分中的鍺濃度量測較高，且在更鄰近於該第—半導體層之 該矽鍺層之一部分中的鍺濃度量測較低。例如，該漸變矽 143752.doc • 19- 201034084 鍺層在該矽鍺層之一頂部具有一約為3〇ΰ/。至40%之第一鍺 濃度，其在該矽鍺層之—底部逐漸減少至約為〇%至1〇%。 在另外又一形式中，本發明提供一半導體裝置及其製造 方法，其中該丰導體裝置包含一具有一 pM〇S裝置部分之 矽基板層，其上形成—正向漸變壓縮矽鍺層及一磊晶矽 層’該蟲晶砍層可形成為一位於該矽鍺層之上之反摻雜矽 層。該半導體裘置亦包含一 1>厘〇8閘極結構，其覆蓋於該 磊晶矽層之上AX於該PMOS閘極結構之下之該磊晶矽層及 該壓縮矽鍺層之一部分内界定一 pM〇s電晶體通道區域。 此外，源極區蜮和汲極區域皆形成於鄰近於該pM〇s電晶 體通道區域之基板内。在選定實施例中，該等源極/汲極 區域磊晶生長一矽鍺源極/汲極區域。 雖然此處所掲示之已描述例示性實施例係關於不同半導 體裝置結構及其製造方法，但是本發明並不必限於該等例 示性貫施例，其等顯示本發明之某些可適用於多種半導體 程序及/或裝置之態樣。因此，以上所揭示之該特定具體 實施例僅圖解說明且不應視為對本發明之限制，對於該等 得益於本發明之教導的熟習本技術者而言，顯然可藉由不 同但等效的方式修改及實施本發明。因此，上述描述並未 打算限制本發明至所述之該特殊形式，而相反地，其旨在 涵蓋可包含於如該等申請範圍所定義之本發明之精髓及範 圍之此等替代品、改進品及等效品，因此該等熟習本技術 者了解在不脫離本發明之精髓及範圍在其最廣泛之形式下 可作不同變化、替代及更換。 143752.doc -20- 201034084 關於特定實施例之剎y甘— 已被描述於上 '然而，：二優=及問題之解決方案 °哀寺利盃、優勢、對問題之解決方 案以ΐ可能導致任何利益、優勢或解決方案發生或變得更 1著的任何70素皆未被解釋為任何或所有技術方案之_ 重要的、必需的、或基本的特徵或是元素。正如使用於 此，該等術語『包含』、『包括』或該等術語之任何其它變 =白曰在涵蓋-非獨佔的包含物，因此一程序、方法、物
或。括系列元件之設備不僅包含該等元件，而係可包 括其它未明確列出或此等程序、方法、物品或設備固有的 其它元件。 【圖式簡單說明】 圖1係—包括一具有一第—晶體結構的半導體層的半導 體晶圓結構之一部分橫截面視圖； 圖2顯示接續圖！的程序，其中一遮罩層形成於該半導體 晶圓結構的NMOS區域之上，該NM〇s區域將用於形成 NMOS裝置； 圖3顯示接續圖2在一薄正向漸變磊晶矽鍺層選擇性地形 成於該半導體晶圓結構的PM〇s區域之上之後的程序，該 半導體晶圓結構將用於形成PMOS裝置； 圖4顯示接續圖3在一矽覆層形成於該正向漸變磊晶矽鍺 層之上之後的程序； 圖5顯示接續圖4在金屬閘極電極形成於該等nm〇S區域 和PMOS區域之内之後的程序； 圖6顯示接續圖5在第一源極/汲極區域被植入於該等 143752.doc -21- 201034084 NMOS和PMOS區域之内之後的程序； 圖7顯示接續圖6在第二源極/汲極區域被植入於在植入 間隔件周圍之該等NMOS和PMOS區域之内之後的程席. β，及 圖8繪圖式地表示一實例性PMOS裝置中的斯面錯 圖’該PMOS裝置包含一通道區域’該通道區域經形成為 具有一漸變矽鍺層和一矽覆層。 【主要元件符號說明】 7 半導體晶圓結構 10 通道 12 半導體層 14 溝渠隔離 21 遮蔽層 22 壓縮半導體層 23 薄半導體層 24 閘極電極 25 閘極介電層 26 基於金屬的導電層 27 多晶♦層 28 第一源極/没極區域 29 間隔 30 第—源極/ 極區域 34 閘極電極 35 閘極介電質層 36 基於金屬的導電層 143752.doc -22- 201034084 37 多晶矽層 38 源極/汲極區域 39 間隔 40 源極/汲極區域 71 NMOS電晶體 72 PMOS電晶體 96 NMOS裝置區域 97 PMOS裝置區域 143752.doc •23-

Claims (1)

  1. 201034084 七、申請專利範圍： 1 · 一種用於形成一 PMOS場效應電晶體裝置之半導體製造 程序，其包括： 提供一包括一第一半導體層之晶圓； 於該第一半導體層之至少部分上形成—壓縮第二半導 體矽鍺層，該第二半導體矽鍺層之鍺係正向漸變； 於該壓縮第二半導體層上形成一第三半導體反摻雜矽 層；及 於該第三半導體層之上形成至少一 PM〇s閘極結構以 界疋PM〇S電晶體通道區域，該PMOS電晶體通道區域 包括該PMOS閘極結構下之該壓縮第：半導體層的 一部分。 2·如請求項1之程序，其中提供-晶圓包括提供一包括形 成：：絕緣層之上之一第一半導體層的晶圓。 3· 2求項1之程序，其中形成該壓縮第二半導體層包括
    蟲晶生長 7鍺至—預定厚度，該預定厚度係少於 一臨界鬆他厚度臨限纟。 夕錯之 形成該壓縮第二半導體層包括 其中鍺濃度隨著形成該第二半 如請求項1之程序，其中 磊晶生長一漸變矽鍺層， 導體層而增加。 5.如請求項1之程戽甘丄 ^ 蟲晶生長ι/ 中形成一塵縮第二半導體層包括 導體層之一矽鍺層，該漸變矽鍺層在該壓縮第二半 錄濃度在分具有至少1%至10%之一錯濃度，該 、、、第一半導體層之一頂部部分逐漸增加至 143752.doc 201034084 約 30%至 40%。 6. 如請求項1之程序，其中形成該壓縮第二半導體層包括 磊晶生長一壓縮矽鍺層至一約介於30至50埃之間的厚 度。 7. 如請求項1之程序，其中形成該第三半導體矽層包括磊 晶生長一矽層至一約介於5至1 5埃之間的厚度。 8. 如請求項1之程序，其中形成該第三半導體反摻雜矽層 包括磊晶生長一具有一第一導電類型的矽層，該第一導 電類型係與該PMOS閘極結構下之該第一半導體層之一 第二導電類型相反。 9. 如請求項1之程序，其中該PMOS閘極結構包括一高k介 電質和一金屬閘極電極。 10. —種用於形成一半導體積體電路之CMOS製造程序，其 包括： 提供一第一半導體層，其包括一 PMOS裝置部分和一 NMOS裝置部分； 磊晶生長一雙軸壓縮矽鍺層，其於該第一半導體層之 該PMOS裝置部分上的鍺係正向漸變，而於該第一半導 體層之該NMOS部分上的鍺則未正向漸變； 於該雙軸壓縮矽鍺層上形成一反摻雜矽層；及 形成PMOS和NMOS閘極結構，其包括： 於該矽層之上之至少一 PMOS閘極結構，其界定一 PMOS電晶體通道區域，該PMOS電晶體通道區域包括 該PMOS閘極結構下之該矽層及該雙軸壓縮矽鍺層的 143752.doc 201034084 至少一部分，及 於該第一半導體層之該NMOS裝置部分之上之至少 一 NMOS閘極結構，其界定在該NMOS閘極結構下於 該第一半導體層之該NMOS裝置部分中之一 NMOS電 晶體通道區域。 11. 如請求項10之CMOS製造程序，其中提供該第一半導體 層包括於一絕緣層之上形成該第一半導體層。 12. 如請求項10之CMOS製造程序，其中磊晶生長該雙轴壓 縮矽鍺層包括磊晶生長該雙轴壓縮矽鍺層至一預定厚 度，該預定厚度係少於矽鍺之一臨界鬆弛厚度臨限值。 13. 如請求項10之CMOS製造程序，其中磊晶生長該雙轴壓 縮矽鍺層包括磊晶生長一漸變矽鍺層，其中一鍺濃度量 測在更鄰近於該矽層之該矽鍺層的一部分中係較高，且 在更鄰近於該第一半導體層之該矽鍺層的一部分中係較 低。 14. 如請求項10之CMOS製造程序，其中磊晶生長該雙轴壓 縮矽鍺層包括磊晶生長一漸變矽鍺層，該漸變矽鍺層在 該矽鍺層之一底部部分具有至少1%至10%之一鍺濃度， 該鍺濃度在該矽鍺層之一頂部部分增加至約30%至 40%。 15 _如請求項1 〇之CMOS製造程序，其中磊晶生長該雙軸壓 縮矽鍺層包括磊晶生長該雙軸壓縮矽鍺層至介於約30至 5〇埃之間之一厚度。 16·如請求項1〇之CMOS製造程序，其中磊晶生長該矽層包 143752.doc 201034084 括磊晶生長該矽層至介於約5至1 5埃之間之一厚度。 17. 如請求項10之CMOS製造程序，其中形成一反摻雜矽層 包括磊晶生長一具有一第一導電類型的反摻雜矽層，該 第一導電類型係與該PMOS閘極結構下之該第一半導體 層之一第二導電類型相反。 18. —種半導體裝置，其包括： 一梦基板層； 形成於該基板之一 PMOS裝置部分之上之一正向漸變 壓縮矽鍺層； 形成於該壓縮矽鍺層之上之一磊晶矽層；及 一 PMOS閘極結構，其覆蓋於該磊晶矽層之上以界定 該PMOS閘極結構下之該磊晶矽層及該壓縮矽鍺層之一 部分中之一 PMOS電晶體通道區域；及 形成於該基板中鄰近於該PMOS電晶體通道區域之源 極和汲極區域。 19. 如請求項18之半導體裝置，其中該PMOS閘極結構包括 一高k介電質和一金屬閘極電極。 20. 如請求項1 8之半導體裝置，其中該磊晶矽層係一反摻雜 磊晶矽層。 143752.doc
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