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CN104952734B - 半导体结构及其制造方法 - Google Patents

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CN104952734B CN201510420281.0A CN201510420281A CN104952734B CN 104952734 B CN104952734 B CN 104952734B CN 201510420281 A CN201510420281 A CN 201510420281A CN 104952734 B CN104952734 B CN 104952734B
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Abstract

公开了一种半导体结构及其制造方法。所述方法包括：在半导体衬底上形成氧化物层；在氧化物层上形成导体层；在导体层上形成增厚层；将导体层和增厚层图案化，形成硬掩模；采用硬掩模进行离子注入，形成掺杂区。该方法采用硬掩模形成自对准的掺杂区，即使导体层的厚度较薄，在导体层上形成的增厚层也可以与导体层一起起到遮挡作用。该方法可以简化工艺、提高产品良率，并且可以兼容在一个半导体衬底上形成不同栅极结构的要求。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及半导体结构及其制造方法。
背景技术
随着半导体技术的发展，集成电路芯片的集成度和功能性都在提高。在一个集成电路芯片中，期望集成不同结构和电学特性的半导体器件。例如，CMOS结构包括在一个半导体衬底上形成的两种相反类型(即N型和P型)的金属氧化物半导体场效应晶体管(MOSFET)。CMOS结构可以用于形成低功耗的逻辑电路，因此得到了广泛的应用。基于CMOS结构的功率变换器控制芯片具有低功耗、集成度高、速度快的优点。
在现有技术的集成电路芯片中，由于半导体工艺的限制，通常仅包括单一类型的栅结构。例如，半导体器件的栅结构或者是多晶硅栅极，或者是由硅化层和多晶硅组成的复合栅极。由于多晶硅栅极的厚度较小，通常用于0.25微米以下的工艺平台。由于复合栅极的厚度较大，通常用于0.35微米以上的工艺平台。
多晶硅栅极的优点是线宽较小，而复合栅极的优点是连接电阻较小。期望在一个集成电路芯片包含多晶硅栅极和复合栅极，以兼具两种栅结构的优点。
然而，在集成电路芯片中形成不同栅极结构还存在着工艺上的困难。由于多晶硅栅极的厚度较小，在离子注入时，如果以多晶硅栅极作为硬掩模，则掺杂剂可能穿透硬掩模。结果，硬掩模难以准确限定掺杂区的范围，从而导致半导体器件失效。
发明内容
有鉴于此，本发明提供一种半导体结构及其制造方法，用于在同一个集成电路芯片中以兼容的方式集成多晶硅栅极和复合栅极。
根据本发明的一方面，提供一种半导体结构的制造方法，包括：在半导体衬底上形成氧化物层；在氧化物层上形成导体层；在导体层上形成增厚层；将导体层和增厚层图案化，形成硬掩模；采用硬掩模进行离子注入，形成掺杂区。
优选地，在形成掺杂区的步骤之后，还包括：将导体层图案化，形成栅极导体。
优选地，所述增厚层由选自硅化物、氮化物和氧化物的至少一种组成。
优选地，所述增厚层由氮化硅组成，并且在形成掺杂区的步骤之后，所述方法还包括去除增厚层。
优选地，所述增厚层包括硅化物层，并且在形成掺杂区的步骤之后保留硅化物层，使得导体层和硅化物层一起形成复合栅。
优选地，所述增厚层还包括位于硅化物层上的附加的氧化物层，并且在形成掺杂区的步骤之后保留硅化物层和附加的氧化物层。
优选地，形成栅极导体的步骤包括：在半导体衬底的第一区域将导体层形成第一栅极导体；以及在半导体衬底的第二区域将导体层和硅化物层一起形成第二栅极导体。
优选地，在形成第一栅极导体时采用第一掩模，以及在形成第二栅极导体时采用第二掩模，其中第一掩模和第二掩模中的至少一个与硬掩模一起形成图案。
优选地，形成栅极导体的步骤包括：采用第三掩模，去除硅化物层位于第一区域中的部分，其中导体层作为停止层；采用第一掩模图案化导体层，以形成第一栅极导体，其中氧化物层作为停止层；以及采用第二掩模图案化导体层和硅化物层，以形成第二栅极导体，其中氧化物层作为停止层。
优选地，形成栅极导体的步骤包括：采用第二掩模图案化硅化物层，其中导体层作为停止层；以及采用第一掩模图案化导体层，从而在第一区域将导体层形成第一栅极导体，以及在第二区域将导体层和硅化物层形成第二栅极导体，其中氧化物层作为停止层。
优选地，在所述形成氧化物层的步骤之前，还包括形成浅沟槽隔离以限定不同的半导体器件的有源区。
优选地，导体层为多晶硅层，硅化物层为金属硅化物层。
优选地，在形成导体层的步骤和形成增厚层的步骤之间，还包括对多晶硅层的一部分区域掺杂以调节功函数。
优选地，形成氧化物层的步骤包括：在半导体衬底上形成第二氧化物层；选择性去除第二氧化物层的一部分，使得半导体衬底的第二区域保留第二氧化物层，以及半导体衬底的第一区域的表面暴露；在半导体衬底的第一区域形成第一氧化物层；
根据本发明的另一方面，提供一种半导体结构，包括：半导体衬底；位于半导体衬底上的氧化物层；位于半导体衬底的第一区域的第一半导体器件；以及位于半导体衬底的第二区域的第二半导体器件，其中，所述第一半导体器件包括氧化物层的第一部分和位于氧化物层的第一部分上的第一栅极导体，所述第二半导体器件包括氧化物层的第二部分和位于氧化物层的第二部分上的第二栅极导体，第一栅极导体包括导体层，第二栅极导体包括导体层和附加的硅化物层。
优选地，导体层为多晶硅层，硅化物层为金属硅化物层。
优选地，所述半导体结构还包括位于所述金属硅化物层上的抗反射层。
优选地，所述第一栅极导体是掺杂的。
根据本发明的实施例，采用硬掩模形成自对准的掺杂区。由于在形成两种栅结构的步骤中，至少一部分图案化可以采用硬掩模，从而减少了掩模数量，可以减少掩模的数量以及降低光刻对准精度要求，从而降低半导体结构的制造成本。
该硬掩模包括导体层和增厚层。即使导体层的厚度较薄，在导体层上形成的增厚层也可以与导体层一起起到遮挡作用。即使在同一个集成电路芯片中集成多晶硅栅极和复合栅极，附加的增厚层也可以确保硬掩模的遮挡作用。该方法可以简化工艺、提高产品良率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a至1h分别示出根据本发明的第一实施例的具有不同厚度栅氧化物的半导体结构的制造方法在不同阶段的示意性截面图；
图2示出根据本发明的第二实施例的具有不同的栅氧化物厚度的半导体结构的示意性截面图。
图3a和3b分别示出根据本发明的第三实施例的具有不同厚度栅氧化物的半导体结构的制造方法一部分阶段的示意性截面图；以及
图4a至4c分别示出根据本发明的第四实施例的具有不同厚度栅氧化物的半导体结构的制造方法一部分阶段的示意性截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a至1h分别示出根据本发明的第一实施例的半导体结构的制造方法在不同阶段的示意性截面图。在该实施例中，为了清楚起见，仅描述了形成半导体结构的栅极叠层的步骤，省略了半导体结构的其他部分及相应的形成步骤。
该方法开始于半导体衬底101。半导体衬底101可以包括任何适合的半导体材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上硅)、碳化硅、砷化镓或者任何Ⅲ/Ⅴ族化合物半导体等。
通过氧化工艺，例如化学氧化、热氧化或者二者相结合，在半导体衬底101上形成第一厚度的第一氧化物层102，如图1a所示。第一厚度可以在20埃至100埃的范围内，优选地，第一厚度为55埃。在一个示例中，通过在约600-900℃的温度下进行20—120s的快速热氧化形成第一氧化物层102。在另一个示例中，通过含臭氧(O3)的水溶液中进行化学氧化形成第一氧化物层102。
然后，在第一氧化物层102的表面上形成光致抗蚀剂层，采用光刻将光致抗蚀剂层形成掩模PR1。该掩模PR1遮挡半导体衬底101的第一区域，并且，该掩模PR1的开口暴露半导体衬底101的第二区域。
接着，采用其中使用蚀刻剂的湿法蚀刻，经由掩模PR1的开口进行蚀刻。该蚀刻相对于半导体衬底101选择性地去除第一氧化物层102的暴露部分。由于蚀刻剂的选择性，该蚀刻停止于半导体衬底101的表面上。结果，在半导体衬底101的第一区域中保留第一氧化物层102，如图1b所示。在蚀刻后，通过在溶剂中溶解或灰化去除掩模PR1。
然后，通过上述的氧化工艺，在半导体衬底101的第二区域形成具有第二厚度的第二氧化物层103，如图1c所示。第二氧化物层103的厚度小于第一氧化物层102。第二厚度可以在10埃至50埃的范围内，优选地，第二厚度为30埃。
在该步骤中，热氧化是优选的氧化工艺。半导体衬底101的第一区域覆盖第一氧化物层102。在热氧化生长第二氧化物层103时，氧原子仍然可以穿过第一氧化物层102到达半导体衬底101的表面，使得半导体衬底101位于第一氧化物层102下方的一部分表面也发生氧化。第一氧化物层102再次生长，其厚度将由第一厚度增加至第三厚度。然而，由于氧化物层的厚度越大生长速度越小，第一氧化物层102的生长速度小于第二氧化物层103。
在一个示例中，在第一氧化物层102的第一厚度为55埃以及第二氧化物层103的第二厚度为30埃的情形下，第一氧化物层102由于再次生长其厚度从约55埃增加至约70埃。
然后，通过已知的沉积工艺，在第一氧化物层102和第二氧化物层103上形成多晶硅层104。上述沉积工艺例如是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。多晶硅层104的厚度约为1000埃至3000埃，优选地，约为2000埃。
接着，通过上述的沉积工艺在多晶硅层104上形成金属层，然后进行硅化，将金属层转变成金属硅化物层105。金属硅化物层105例如由Wsix组成，金属硅化物层105的厚度约为1000埃至3000埃，优选地，约为1500埃。
该硅化的工艺是已知的。例如，首先沉积厚度约为5-12nm的W层，然后在300-500℃的温度下热处理1-10秒钟，使得多晶硅层104的表面部分与W反应，形成WSix，最后利用湿法蚀刻去除未反应的W。
接着，通过上述的沉积工艺，在金属硅化物层105上形成抗反射层106，如图1d所示。在一个示例中，抗反射层106由氧化物组成，例如氧化硅，其厚度约为1000埃。该抗反射层106是可选的。由于金属硅化物层105的光反射能力强，在光刻工艺中可能影响对准。抗反射层106用于覆盖在金属硅化物层105的表面，以减少来自金属硅化物层105的反射。
然后，在抗反射层106的表面上形成光致抗蚀剂层，采用光刻将光致抗蚀剂层形成掩模PR2。该掩模PR2遮挡半导体衬底101的第一区域，并且，该掩模PR2的开口暴露半导体衬底101的第二区域。
在上述示例中，掩模PR2与先前的掩模PR1对准，从而可以由相同的模版形成。在另一个示例中，掩模PR2采用与掩模PR1不同的模版形成，仅需要遮挡第一区域中的一部分区域，并且暴露第二区域中的一部分区域。如下文所述，在第一区域中将形成复合栅结构，在第二区域中将形成多晶硅栅结构。
接着，采用其中使用蚀刻剂的湿法蚀刻，经由掩模PR2的开口进行蚀刻。该蚀刻从下向下依次蚀刻抗反射层106的暴露部分、金属硅化物层105的暴露部分。由于蚀刻剂的选择性，该蚀刻停止于多晶硅层104的表面上。结果，在半导体衬底101的第一区域中保留抗反射层106和金属硅化物层105，如图1e所示。在蚀刻后，通过在溶剂中溶解或灰化去除掩模PR2。
然后，在半导体结构的整个表面上形成光致抗蚀剂层，采用光刻将光致抗蚀剂层形成掩模PR3。该掩模PR3遮挡半导体衬底101的第二区域的一部分，并且，该掩模PR3的开口暴露半导体衬底101的第二区域的剩余部分。
接着，采用其中使用蚀刻剂的湿法蚀刻，经由掩模PR3的开口进行蚀刻。在半导体衬底101的第一区域，抗反射层106作为附加的硬掩模。该蚀刻相对于第二氧化物层103选择性去除金属硅化物层105的暴露部分。由于蚀刻剂的选择性，该蚀刻停止于多晶硅层104的表面上。结果，在半导体衬底101的第二区域中保留的金属硅化物层105的剩余部分形成栅极导体107，如图1f所示。在蚀刻后，通过在溶剂中溶解或灰化去除掩模PR3。
然后，在半导体结构的整个表面上形成光致抗蚀剂层，采用光刻将光致抗蚀剂层形成掩模PR4。该掩模PR4遮挡半导体衬底101的第一区域的一部分以及第二区域中的栅极导体107，并且，该掩模PR4的开口暴露半导体衬底101的第一区域和第二区域的剩余部分。
接着，采用其中使用蚀刻剂的湿法蚀刻，经由掩模PR4的开口进行蚀刻。该蚀刻从下向下依次蚀刻抗反射层106的暴露部分、金属硅化物层105的暴露部分、多晶硅层104的暴露部分。由于蚀刻剂的选择性，该蚀刻停止于第一氧化物层102和第二氧化物层103的表面上。结果，在半导体衬底101的第一区域中保留的多晶硅层104的剩余部分形成栅极导体108，如图1g所示。由于掩模PR4的保护，在选择性去除第一区域中的多晶硅层104的步骤中，第二区域中的栅极导体107未去除。在蚀刻后，通过在溶剂中溶解或灰化去除掩模PR4。
接着，采用常规的离子注入技术，在半导体衬底101中形成掺杂区，分别作为第一半导体器件的体区111，以及第二半导体器件的体区112，如图1g所示。在半导体衬底101的第一区域，抗反射层106和金属硅化物层105将作为增厚层，与栅极导体108一起作为硬掩模。在半导体衬底101的第二区域，栅极导体107单独作为硬掩模。如果需要，在离子注入之前，可以采用光刻将光致抗蚀剂层形成附加的抗蚀剂掩模，使得抗蚀剂掩模与硬掩模一起限定掺杂区的范围。采用硬掩模形成自对准的掺杂区，即使栅极导体的厚度较薄，在栅极导体上形成的增厚层也可以与导体层一起起到遮挡作用。
为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需的掺杂浓度。
在形成体区111和112之后，在体区111和112中分别形成半导体器件的源漏区。在形成源漏区时，可以采用上述的硬掩模和附加的抗蚀剂掩模进行离子注入，形成自对准的掺杂区。
根据半导体器件的设计要求，如果半导体器件不需要体区，则在图1h所示的步骤中，可以直接形成半导体器件的源漏区。因此，采用硬掩模形成的掺杂区不限于半导体器件的体区，而是可以包括体区和源漏区至少之一。应当注意，由于体区的掺杂区深度大于源漏区，在离子注入时的注入能量较大，因此，在体区的离子注入时，掺杂剂更容易穿透栅极导体。在优选的实施例中，将上述硬掩模用于体区的离子注入，可以更好地起到遮挡作用。
在上述的实施例中，描述了形成栅极叠层、体区和源漏区的各个步骤，还可以进一步形成层间绝缘层、穿过层间绝缘层的过孔导体、以及与过孔导体相连接的互连等，从而获得半导体结构的完整结构。
根据第一实施例的方法，在半导体衬底上首先形成第一厚度的第一氧化物层。然后，采用掩模PR1蚀刻，以保留半导体衬底的第一区域上的第一氧化物层，以及去除半导体衬底的第二区域上的第一氧化物层。在去除掩模PR1之后，在半导体衬底的第二区域上形成第二厚度的第二氧化物层。该方法采用一个掩模PR1，就可以在半导体衬底的第一区域和第二区域获得不同厚度的栅氧化物。该方法可以减少掩模的数量，从而降低半导体结构的制造成本。
在采用热生长形成第二氧化物层的优选实施例中，第一氧化物层再次向下方生长。第一氧化物层从第一厚度增加至第三厚度。由于热生长的特性，第一氧化物层的第三厚度大于第二氧化物层的第二厚度，从而可以保证在半导体衬底的第一区域获得厚栅氧化物，在半导体衬底的第二区域获得薄栅氧化物。
在形成抗反射层的优选实施例中，抗反射层在后续栅极导体图案化的步骤中可以用作附加的硬掩模，从而可以进一步减少掩模数量以及降低光刻对准精度要求。
在上述的实施例中，描述了第一区域的半导体结构形成了由多晶硅层和金属硅化物层组成的复合栅极导体，第二区域的半导体结构形成了由多晶硅层组成的单层栅极导体。然而，在替代的实施例中，第一区域和第二区域的半导体结构的栅极导体可以是相同的，例如均为由多晶硅层组成的栅极导体。
在上述的实施例中，描述了抗反射层和金属硅化物层作为增厚层。在形成掺杂区的步骤中，抗反射层和金属硅化物层与栅极导体一起作为硬掩模，用于形成半导体器件的体区。在替代的实施例中，如果不需要形成抗反射层，则金属硅化物层仍可作为增厚层，与栅极导体一起作为硬掩模。
在另一个替代的实施例中，可以直接在栅极导体上形成氮化物层(例如氮化硅层)，作为增厚层。在形成掺杂区的步骤中，氮化物层与栅极导体108一起作为硬掩模。
在形成掺杂区的步骤之后，可以去除增厚层，或者保留增厚层作为最终半导体器件的一部分。
图2示出根据本发明的第二实施例的具有不同的栅氧化物厚度的半导体结构的示意性截面图。半导体结构100包括半导体衬底101以及位于半导体衬底101的第一区域的第一半导体器件T1和位于半导体衬底102的第二区域的第二半导体器件T2。
第一半导体器件T1包括位于半导体衬底101的第一区域的第一氧化物层102，以及依次堆叠在第一氧化物层102上的多晶硅层108、金属硅化物层105和抗反射层106。第二半导体器件T2包括位于半导体衬底101的第二区域的第二氧化物层103，以及依次堆叠在第二氧化物层103上的多晶硅层107和多晶硅层107。
第一氧化物层102的厚度大于第二氧化物层103的厚度。并且，第一氧化物层102与第二氧化物层103之间的边界交迭。在该实施例中，如图2所示，第一氧化物层102的顶部表面高于第二氧化物层103的底部表面，第一氧化物层102的底部表面高于或等于第二氧化物层103的底部表面。
在上述的实施例中，描述了第一区域的半导体结构形成了由多晶硅层和金属硅化物层组成的复合栅极导体，第二区域的半导体结构形成了由多晶硅层组成的单层栅极导体。然而，在替代的实施例中，第一区域和第二区域的半导体结构的栅极导体可以是相同的，例如均为由多晶硅层组成的栅极导体。
在上述的实施例中，描述了形成栅极叠层的各个步骤。本领域的技术人员可以理解，在形成第一氧化物层之前，可以在半导体衬底中形成各种掺杂类型的阱区。
半导体结构100还可以进一步包括层间绝缘层、穿过层间绝缘层的过孔导体、以及与过孔导体相连接的互连等，从而获得半导体器件T1和T2的完整结构。
图3a和3b分别示出根据本发明的第三实施例的具有不同厚度栅氧化物的半导体结构的制造方法一部分阶段的示意性截面图。在该实施例中，为了清楚起见，仅描述了形成半导体结构的栅极叠层的一部分步骤，省略了半导体结构的其他部分及相应的形成步骤。
在图1a至1d的步骤之后，继续图3a和3b所示的步骤。
在抗反射层106的表面上形成光致抗蚀剂层，采用光刻将光致抗蚀剂层形成掩模PR5。该掩模PR5遮挡半导体衬底101的第一区域中的一部分区域，并且暴露第一区域的剩余部分和第二区域的全部区域。
在上述示例中，掩模PR5与先前的掩模PR1分别由不同的模版形成。
接着，采用其中使用蚀刻剂的湿法蚀刻，经由掩模PR5的开口进行蚀刻。该蚀刻从下向下依次蚀刻抗反射层106的暴露部分、金属硅化物层105的暴露部分。由于蚀刻剂的选择性，该蚀刻停止于多晶硅层104的表面上。结果，在半导体衬底101的第一区域中保留抗反射层106和金属硅化物层105，如图3a所示。在蚀刻后，通过在溶剂中溶解或灰化去除掩模PR5。
然后，在半导体结构的整个表面上形成光致抗蚀剂层，采用光刻将光致抗蚀剂层形成掩模PR6。该掩模PR6遮挡半导体衬底101的第二区域的一部分，并且，该掩模PR6的开口暴露半导体衬底101的第二区域的剩余部分。
接着，采用其中使用蚀刻剂的湿法蚀刻，经由掩模PR6的开口进行蚀刻。在半导体衬底101的第一区域，抗反射层106作为附加的硬掩模。该蚀刻相对于第一氧化物层102和第二氧化物层103选择性去除多晶硅层104的暴露部分。由于蚀刻剂的选择性，该蚀刻停止于第一氧化物层102和第二氧化物层103的表面上。结果，在半导体衬底101的第二区域中保留的多晶硅层104的剩余部分形成栅极导体107，在半导体衬底101的第一区域中保留的多晶硅层104的剩余部分形成栅极导体108，如图3b所示。在蚀刻后，通过在溶剂中溶解或灰化去除掩模PR6。
根据第三实施例的方法，采用光致抗蚀剂层形成的掩模和抗反射层作为硬掩模，同时将多晶硅层图案化形成栅极导体107和108。与根据第一实施例的方法相比，根据第三实施例的方法可以进一步减少掩模的数量，并且不需要将多个步骤中的掩模对准，从而可以进一步降低制造成本和提高半导体结构的良率和可靠性。
图4a至4c分别示出根据本发明的第四实施例的具有不同厚度栅氧化物的半导体结构的制造方法一部分阶段的示意性截面图。在该实施例中，为了清楚起见，仅描述了形成半导体结构的栅极叠层的一部分步骤，省略了半导体结构的其他部分及相应的形成步骤。
替代图1a所示的步骤，在形成第一氧化物层102之前，在半导体衬底101中形成浅沟槽隔离(STI)112，以限定第一半导体器件T1和第二半导体器件T2的有源区。例如，用于形成浅沟槽隔离112的工艺包括通过蚀刻在半导体衬底101中形成沟槽，然后通过沉积工艺形成绝缘层以填充沟槽，以及采用化学机械平面化整平，以去除绝缘层位于沟槽外部的部分。
接着，通过氧化工艺，例如化学氧化、热氧化或者二者相结合，在半导体衬底101上形成第一厚度的第一氧化物层102，如图4a所示。
在图4a的步骤之后，继续图1b和1c所示的步骤。
然后，通过已知的沉积工艺，在第一氧化物层102和第二氧化物层103上形成多晶硅层104，如图4b所示。
然后，在半导体结构的整个表面上形成光致抗蚀剂层，采用光刻将光致抗蚀剂层形成掩模PR7。该掩模PR7包含开口，以暴露多晶硅层104将形成栅极导体的一部分区域。该部分区域例如包括所有的第一区域和第二区域中的NMOS器件所在的区域。
接着，采用常规的离子注入技术，进行离子注入，如图4c所示。在离子注入中，掺杂剂经由掩模PR7中的开口进入多晶硅层104。在离子注入之后，通过在溶剂中溶解或灰化去除掩模PR7。
正如公知的那样，MOSFET的阈值电压主要由栅极导体与沟道材料的功函数之间的差异决定。针对N型MOSFET，对多晶硅层104掺杂可以改变其功函数，从而调节阈值电压。
根据第三实施例的方法，采用浅沟槽隔离112以限定第一半导体器件和第二半导体器件的有源区，从而可以提高半导体器件的可靠性。通过对多晶硅层的掺杂调节阈值电压，从而可以满足在单个半导体芯片上集成多种不同的半导体器件的需求。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种半导体结构的制造方法，包括：
在半导体衬底的第一区域和第二区域上形成氧化物层；
在半导体衬底的第一区域和第二区域的所述氧化物层上形成导体层；
在半导体衬底的第一区域的导体层上形成增厚层；
将所述导体层图案化，形成栅极导体；
所述形成栅极导体的步骤包括：
所述增厚层和遮挡所述第二区域的一部分的第一掩膜一起作为掩膜，在半导体衬底的第二区域将所述导体层形成第一栅极导体；以及
采用第二掩膜，图案化在半导体衬底第一区域的所述导体层和所述增厚层，以将所述导体层和所述增厚层形成第二栅极导体，
采用第二栅极导体作为硬掩模进行离子注入，形成掺杂区，
其中形成氧化物层的步骤包括：
在半导体衬底上形成第二氧化物层；
选择性去除第二氧化物层的一部分，使得半导体衬底的第一区域保留第二氧化物层，以及半导体衬底的第二区域的表面暴露；以及
在半导体衬底的第二区域形成第一氧化物层，
其中，所述第二氧化物层的厚度大于所述第一氧化物层的厚度，所述第二区域上的导体层的厚度大于所述第一区域上的导体层的厚度。
2.根据权利要求1所述的方法，其中，所述增厚层由选自硅化物、氮化物和氧化物的至少一种组成。
3.根据权利要求2所述的方法，其中，所述增厚层由氮化硅组成，并且在形成掺杂区的步骤之后，所述方法还包括去除增厚层。
4.根据权利要求2所述的方法，其中，所述增厚层包括硅化物层，并且在形成掺杂区的步骤之后保留硅化物层，使得导体层和硅化物层一起形成复合栅。
5.根据权利要求4所述的方法，其中，所述增厚层还包括位于硅化物层上的附加的氧化物层，并且在形成掺杂区的步骤之后保留硅化物层和附加的氧化物层。
6.根据权利要求4所述的方法，其中，形成在半导体衬底的第一区域的导体层上形成增厚层的步骤包括：
在所述导体层上形成增厚层；
采用第三掩模，去除增厚层位于第二区域中的部分，其中导体层作为停止层。
7.根据权利要求1所述的方法，在所述形成氧化物层的步骤之前，还包括形成浅沟槽隔离以限定不同的半导体器件的有源区。
8.根据权利要求2至6中任一项所述的方法，其中导体层为多晶硅层，硅化物层为金属硅化物层。
9.根据权利要求8所述的方法，在形成导体层的步骤和形成增厚层的步骤之间，还包括对多晶硅层的一部分区域掺杂以调节功函数。
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