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KR101277147B1 - 이이피롬 장치 및 그 제조 방법 - Google Patents

이이피롬 장치 및 그 제조 방법 Download PDF

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KR101277147B1
KR101277147B1 KR1020090122676A KR20090122676A KR101277147B1 KR 101277147 B1 KR101277147 B1 KR 101277147B1 KR 1020090122676 A KR1020090122676 A KR 1020090122676A KR 20090122676 A KR20090122676 A KR 20090122676A KR 101277147 B1 KR101277147 B1 KR 101277147B1
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forming
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Abstract

본 발명은 이이피롬 장치 및 그 제조 기술에 관한 것으로, 기존의 이이피롬은 대용량, 고밀도화 됨에 따라 높은 기억/소거 시 높은 동작전압을 사용하고, 기억/소거 시 과도전류 방지를 위해 별도의 대책 필요하나, 임베디드(embedded) SoC에 소규모로 사용되는 이이피롬은 이와 같은 높은 동작전압과 안정성인 동작을 위해 복잡한 전자회로를 채용하기가 어렵다. 이에 본 발명에서는 컨트롤 게이트가 플로팅 게이트를 터널링 면을 제외하고는 모두 상, 하로 모두 감싸고 있어 커플링 비가 높아 기억/소거시 저전압 동작이 가능하며, 컨트롤 게이트가 옆으로는 플로팅 게이트에 같은 면에 직렬로 연결되어, 이 컨트롤 게이트의 작용으로 기억/소거 동작 시 동작모드가 간단하고 자체적으로 안정되며, 그 결과 주변회로가 간단해 짐으로써 임베디드 SoC용으로 활용을 용이하게 할 수 있다.
이이피롬(EEPROM), 저전압, 고안정성, 3층 폴리실리콘

Description

이이피롬 장치 및 그 제조 방법{Electrically Erasable Programmable Read-Only Memory(EEPROM) apparatus and method of fabricating the same}
본 발명은 반도체 제조 기술에 관한 것으로서, 특히 이이피롬(EEPROM : Electrically Erasable and Programmable ROM)의 제조 시, 동일 면적에 커플링 비를 높혀 기억/소거 시 저전압 동작이 가능하게 하고, 플로팅 게이트에 직렬로 연결된 컨트롤 게이트를 사용하여, 기억 시 과도한 채널 고 에너지(CHE : Channel Hot Electron) 전류발생에 대한 자체 조절과, 소거 시 이전의 과도 소거(Over erased)를 통한 초기 전류누설 발생을 억제함으로써 자체적으로 동작을 안정화하는데 적합한 이이피롬 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 이이피롬 셀은 전원 공급이 중단될지라도, 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는다. 또한, 이이피롬 셀은 데이타를 저장하는 장소로서 플로팅 게이트를 갖는다. 플로팅 게이트는 전기적으로 격리되며, 내부에 전하들을 저장할 수 있다. 플로팅 게이트 내에 저장된 전하들의 량에 따라, 이이피롬 셀에 저장된 데이타는 논리 "1" 또는 논리"0"으로 구분될 수 있 다.
최근의 플래시롬(Flash ROM)도 이러한 이이피롬을 기반으로 하고 있으며, 기존의 이이피롬은 플래시롬의 관점에서 보면 고밀도화 됨에 따라, 높은 커플링 비(Coupling Ratio)를 얻기 힘들어 기억(Programming)/소거(Erasing)시 높은 동작전압을 사용하고, 안정적인 동작을 위해 시간적으로 정밀한 시분할 절차와 중간검증 알고리즘을 채용하는 등 정교한 전자회로가 뒷받침을 하고 있다.
도 1은 종래 기술에 따른 이이피롬 소자의 단면도이다.
도 1을 참조하면, 종래의 이이피롬 소자(100)는 공정이 간단하며, 높은 수율을 나타내는 2층의 폴리 실리콘으로 형성된다. 이러한 이이피롬 소자(100)는 기억/소거 시 18V 정도의 고전압을 사용함으로써, 기억/소거 시 과도전류 방지를 위해 별도의 전류제한, 단자 플로팅(floating) 등의 대책 필요하다. 그러나 이와 같은 정교한 주변회로의 뒷받침과 높은 동작전압의 공급을 발판으로 공정이 단순해지고 면적까지 축소할 수 있어 대용량 칩에 널리 사용되고 있다.
상기한 바와 같이 종래 기술에 의해 스마트카드(smart card)나 일반 전자기기 등 임베디드 SoC에 소규모로 사용되도록 제조되는 이이피롬에 있어서는, 이와 같은 높은 동작 전압과 안정성인 동작을 위해 별도의 정교한 전자회로가 포함되어야 하나, 이러한 별도의 전자회로는 구현하기가 복잡하여 채용하기가 어렵다는 문 제점이 있었다.
이에 본 발명은, 컨트롤 게이트가 플로팅 게이트를 하층의 터널링 면을 제외하고는 상, 하로 모두 감싸도록 함으로써 동일면적에서 커플링 비를 높여 저전압 동작을 가능하게 할 수 있는 이이피롬 장치 및 그 제조 방법을 제공한다.
또한 본 발명은, 동일 면적에 커플링 비를 높혀 기억/소거 시 저전압 동작이 가능하게 하고, 플로팅 게이트에 직렬로 연결된 컨트롤 게이트를 사용하여, 기억 시 과도한 채널 고 에너지(CHE) 전류발생에 대한 자체 조절과, 소거 시 이전의 과도소거를 통한 초기 전류누설 발생을 억제함으로써 자체적으로 동작을 안정화할 수 있는 이이피롬 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 이이피롬은, 컨트롤 게이트가 제 1층 폴리실리콘층을 통하여, 제2층 폴리실리콘 층인 플로팅 게이트와 수평적으로 직렬인 상태에서 상기 제 1층 폴리실리콘층이 제3층 폴리실리콘층에 연결되어 상기 제2층 폴리실리콘인 플로팅 게이트를 되감싸는 구조로서, 이때, 상기 컨트롤 게이트가 상기 플로팅 게이트의 터널링 면을 제외하고 모두 감싸는 것을 특징으로 한다.
그리고 상기 플로팅 게이트와 상기 제1층 폴리실리콘층 사이에 직렬로 연결된 채널의 끊김을 방지하고, 기억동작시 채널 고에너지(CHE) 인젝션에 의한 상기 플로팅 게이트로 전자주입이 용이하게 하는 Inner N+ 도핑층을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 이이피롬은, 반도체 기판의 소정 영역에 배치되어 활성영역들을 정의하는 소자 분리막과, 상기 소자 분리막이 형성된 반도체 기판의 표면 상에 이온 주입을 통하여 형성되는 웰층과, 상기 웰층이 형성된 이이피롬 영역에 게이트 산화막 및 폴리실리콘을 순차적으로 형성한 후, 패터닝하여 형성되는 제1층 컨트롤 게이트와, 상기 제1층 컨트롤 게이트 상에 수평적으로 직렬되도록 형성하는 제2층 플로팅 게이트와, 상기 제2층 플로팅 게이트 상에 수평적으로 직렬 되도록 형성하고, 상기 제1층 컨트롤 게이트와 연결하여 상기 제2층 플로팅 게이트를 둘러싸는 구조로 형성하는 제3층 컨트롤 게이트를 포함한다.
여기서 상기 이이피롬은, 상기 제3층 컨트롤 게이트의 형성 이후, 저농도의 이온 주입을 통해 형성되는 LDD 영역과, 각 게이트에 측벽막을 형성한 후, 상기 LDD 영역에 고 농도의 이온 주입을 통해 형성되는 소오스 및 드레인 영역과, 상기 각 게이트, 소오스 및 드레인 영역의 저항을 낮추기 위해 형성하는 Ti/TiN층과, 상기 Ti/TiN층이 형성된 반도체 기판 전면에 형성되는 층간 절연 산화막과, 상기 층간 절연 산화막에 오픈된 콘택으로 형성되는 금속 배선을 더 포함하는 것을 특징으로 한다.
그리고 상기 이이피롬은, 상기 제1층 컨트롤 게이트를 형성한 후에 상기 제2층 플로팅 게이트의 기억동작시 채널 인젝션을 조절하기 위한 Inner N+ 이온주입으로 형성되는 Inner N+ 도핑층을 더 포함하는 것을 특징으로 한다.
한편, 상기 소자 분리막은, 상기 반도체 기판 상에 완충막으로서 형성되는 절연막을 패터닝하여 형성된 트렌치를 산화막으로 갭필하여 형성하는 트렌치 구조 물인 것을 특징으로 한다.
또한, 상기 이이피롬은, 상기 제1층 컨트롤 게이트 상에 형성되는 제1유전막과, 상기 제2층 플로팅 게이트 상에 형성되는 제2유전막을 포함하며, 이때 상기 제2층 플로팅 게이트는 터널링 지역에 형성된 상기 제1유전막을 제거한 후, 형성된 터널링 산화막 상에 형성되는 것을 특징으로 한다.
그리고 상기 제1 유전막 및 제2유전막은, SiO2막, Si3N4막 및 SiO2막을 순차적으로 형성하는 것을 특징으로 한다.
그리고 상기 제2층 플로팅 게이트의 문지방 전압을 조절하기 위해 붕소 이온 주입을 수행하는 것을 특징으로 한다.
그리고 상기 제3층 컨트롤 게이트를 형성하는 폴리 실리콘으로 상기 반도체 기판 내 씨모스 영역의 게이트 산화막 상에 게이트용 폴리 실리콘을 동시에 형성하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 이이피롬의 제조 방법은, p형 반도체 기판에 소자 분리막을 형성하는 과정과, 상기 소자 분리막이 형성된 p형 반도체 기판의 표면 상에 이온 주입을 통하여 웰층을 형성하는 과정과, 상기 웰층이 형성된 이이피롬 영역에 게이트 산화막 및 폴리실리콘을 순차적으로 형성한 후, 패터닝하여 제1층 컨트롤 게이트를 형성하는 과정과, 상기 제1층 컨트롤 게이트 상에 수평적으로 직렬되도록 제2층 플로팅 게이트를 형성하는 과정과, 상기 제2층 플로팅 게이트 상에 수평적으로 직렬 되도록 제3층 컨트롤 게이트를 형성하는 과정과, 상기 제1층 컨트롤 게이트와 상기 제3층 컨트롤 게이트를 연결하여 상기 제2층 플로팅 게이트 를 둘러싸는 구조로 형성하는 과정을 포함한다.
그리고 상기 소자 분리막을 형성하는 과정은, 상기 p형 반도체 기판 상에 완충막으로서 절연막을 형성하는 과정과, 상기 절연막을 패터닝하여 트렌치를 형성하고, 상기 트렌치를 갭필하여 형성하는 과정을 포함한다.
또한, 상기 이이피롬의 제조 방법은, 상기 제3층 컨트롤 게이트의 형성 이후, 저농도의 이온 주입을 통해 LDD 영역을 형성하는 과정과, 각 게이트에 측벽막을 형성한 후, 상기 LDD 영역에 고 농도의 이온 주입을 통해 소오스 및 드레인 영역을 형성하는 과정과, 상기 각 게이트, 소오스 및 드레인 영역의 저항을 낮추기 위해 Ti/TiN층을 형성하는 과정과, 상기 Ti/TiN층이 형성된 p형 반도체 기판 전면에 층간 절연 산화막을 형성하는 과정과, 상기 층간 절연 산화막에 오픈된 콘택으로 금속 배선을 형성하는 과정을 더 포함하는 것을 특징으로 한다.
한편, 상기 이이피롬의 제조 방법은, 상기 층간 절연 산화막을 형성하는 과정 이전에, 상기 Ti/TiN층 상에 1차 저온 급속 열처리를 수행하는 과정과, 상기 1차 저온 급속 열처리 이후 습식 식각을 수행하는 과정과, 상기 습식 식각 이후 2차 고온 열처리를 수행하여 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 한다.
여기서, 상기 이이피롬의 제조 방법은, 상기 제1층 컨트롤 게이트를 형성한 후에 상기 제2층 플로팅 게이트의 기억동작시 채널 인젝션을 조절하기 위한 Inner N+ 이온주입으로 Inner N+ 도핑층을 형성하는 과정을 더 포함하는 것을 특징으로 한다.
그리고 상기 이이피롬의 제조 방법은, 상기 웰층이 형성된 이이피롬 영역의 표면에 고전압용 게이트 산화막을 형성하는 과정과, 상기 고전압용 게이트 산화막 상에 컨트롤 게이트 폴리실리콘을 형성하고, 패터닝하여 상기 제1층 컨트롤 게이트를 형성하는 과정과, 상기 제1층 컨트롤 게이트 상에 제1유전막을 형성하는 과정과, 상기 형성된 제2층 플로팅 게이트 상에 제2유전막을 형성하는 과정을 더 포함하는 것을 특징으로 한다.
그리고 상기 제2층 플로팅 게이트는, 터널링 지역에 형성된 상기 제1유전막을 제거하는 과정과, 상기 터널링 지역에 터널링 산화막을 형성하는 과정으로 형성하는 것을 특징으로 한다.
그리고 상기 제1 유전막 및 제2유전막은, SiO2막, Si3N4막 및 SiO2막을 순차적으로 형성하는 것을 특징으로 한다.
한편, 상기 이이피롬의 제조 방법은, 상기 제2유전막의 형성 이전에, 상기 제2층 플로팅 게이트의 문지방 전압을 조절하기 위한 붕소 이온 주입을 수행하는 과정을 더 포함하는 것을 특징으로 한다.
또한, 상기 이이피롬의 제조 방법은, 상기 제3층 컨트롤 게이트를 형성하는 폴리 실리콘으로 상기 p형 반도체 기판 내 씨모스 영역의 게이트 산화막 상에 게이트용 폴리 실리콘을 동시에 형성하는 과정을 더 포함하는 것을 특징으로 한다.
상기와 같은 본 발명의 실시예에 따른 이이피롬 장치 및 그 제조 방법에 따 르면 다음과 같은 효과가 하나 혹은 그 이상이 있다.
본 발명의 실시예에 따른 이이피롬 장치 및 그 제조 방법에 의하면, 컨트롤 게이트가 플로팅 게이트를 하층의 터널링 면을 제외하고는 상, 하로 모두 감싸고 있다. 이와 같은 구조로 인하여 동일면적에서 커플링 비가 72%수준에서 84% 정도로 높아지고 저전압 동작이 가능하다. 즉, 같은 면적에서는 커플링 비를 개선할 수 있고, 반대로 같은 수준의 커플링 비에서는 50%의 면적축소 효과가 있다. 실제로는 이 높은 커플링 비를 이용하여 기억/소거 동작 시 기존의 18V수준에서 12V 정도로 낮추어 저 전압화를 가능하게 할 수 있다.
이러한 이이피롬의 소자구조는 하층의 바닥 폴리 실리콘(Poly-Si)층에서 볼 때, 옆으로는 컨트롤 게이트가 플로팅 게이트의 드레인에 수평적으로 직렬로 연결되어 있어, 기억동작 시에는 컨트롤 게이트의 조절작용에 의하여 과도한 채널 고 에너지(CHE) 전류발생을 제어할 수 있다.
그리고 소거동작 시에는 컨트롤 게이트에 의하여 이미 과도소거된 상태에서도 드레인을 플로팅하지 않고도 플로팅 게이트 트랜지스터를 "off" 시키면 플로팅 게이트의 드레인에서 소오스로 발생하는 초기 전류누설을 방지할 수 있다.
따라서 이 컨트롤 게이트의 작용으로 기억/소가 동작시 동작 모드가 간단해지고 자체적으로 안정되어 주변회로가 간단해 짐으로써 소량의 이이피롬을 필요로 하는 스마트 카드나 전자기기 등에서 사용하는 임베디드 SOC용에 간편하게 사용될 수 있는 효과가 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
첨부된 블록도의 각 블록과 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 블록도의 각 블록 또는 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 블록도의 각 블록 또는 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 블록도의 각 블록 및 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록 또는 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 블록들 또는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
본 발명의 실시예는, 동일 면적에 커플링 비를 높혀 기억/소거 시 저전압 동작이 가능하게 하고, 플로팅 게이트에 직렬로 연결된 컨트롤 게이트를 사용하여, 기억 시 과도한 채널 고 에너지(CHE) 전류발생에 대한 자체조절과, 소거 시 이전의 과도소거를 통한 초기 전류누설 발생을 억제함으로써 자체적으로 동작을 안정화하는 것이다.
즉, 본 발명의 실시예를 통해 제조되는 이이피롬은 컨트롤 게이트가 플로팅 게이트의 터널링 면을 제외하고는 상, 하로 모두 감싸고 있어 커플링 비가 84% 정도로 높아 저전압 동작이 가능하다. 즉, 같은 면적에서는 커플링 비를 개선할 수 있고, 반대로 동일한 커플링 비에서는 50%의 면적축소 효과가 있다. 이와 같이 높은 커플링 비를 저전압화에 사용하면 기억/소거시 12V 정도까지 저전압 동작이 가능하다.
또한, 이이피롬 소자의 구조는 옆으로는 수평적으로 컨트롤 게이트가 플로팅 게이트의 드레인에 직렬로 연결되어 기억 시 과도한 채널 고 에너지(CHE) 전류발생에 대한 자체조절이 용이하다. 그리고 소거시에도 플로팅 게이트가 과도소거된 상태에도 드레인을 플로팅하지 않고도 초기 전류누설 발생을 방지할 수가 있다. 따라서 이러한 컨트롤 게이트의 작용으로 기억/소가 동작 시 동작모드가 간단하고 자체적으로 안정되어 주변회로가 간단해 짐으로써 임베디드 SoC용으로 적합하게 사용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2는 종래 구조와 본 발명의 실시예에 따른 구조의 동일 면적 레이아웃과 커플링 비를 비교한 도면이다.
도 2를 참조하면, 종래 구조(a)와 본 발명의 실시예 구조(b)에서와 같이 80,400nm2의 동일 면적에서 종래 구조(a)와 본 발명의 실시예 구조(b)에서의 컨트롤 게이트와 플로팅 게이트의 커플링 비는 각각 72%와 84%를 나타내고 있다. 이에 동일한 커플링 비에서는 본 발명의 실시예 구조(b)가 종래 구조(a)에 비해 50%의 면적축소 효과가 발생하게 된다.
도 3a 내지 도 3m은 본 발명의 실시예에 따른 이이피롬 구조의 제조 공정을 도시한 공정 순서도이다.
도 3a를 참조하면, 참조번호 300은 실리콘 웨이퍼로서 기판은 p형이며, 붕소(B:Boron) 이온으로 6 내지 25Ω.cm 정도 도핑한다. 이후, 도 3b에서와 같이 p형 반도체 기판(300) 상에 소자격리를 위한 트렌치(Trench) 구조물을 만들기 전에 완충용 패드 산화막(Pad SiO2: Oxide)(302)을 성장시키고, 이 상층에 화학적 기계적 연마(Chemical Mechenical Polishing, 이하 CMP라 한다) 시 스톱(Stop)제어를 용이하게 하기 위하여 질화막(Silicon Nitride: Si3N4)(304) 피막을 형성하고, 형성된 질화막(304) 상층에 질화막(304) 자체를 패터닝하기 용이하게 하기 위하여 마스킹 막으로서 산화막(306)을 도포한다. 이때, 패드 산화막(302) 및 질화막(304)을 절연막으로 통칭할 수 있다.
그리고 도 3c에 도시한 바와 같이 산화막(306)을 마스킹 막으로 노광 및 현상하여 소자 분리막으로 구현할 트렌치 형성 영역에 질화막(304)을 노출시키는 패턴을 형성하고, 트렌치 지역의 습식 식각 및 반응성 이온 식각(RIE: Reactive ion etching)으로 질화막(304), 패드 산화막(302) 및 p형 웨이퍼(300)를 식각한다. 이후, 내벽을 열산화 시킨 후, 산화막으로 도포하여 트렌치 내부를 갭필한다.
그리고 트렌치가 아닌 지역의 산화막은 질화막(304)의 식각 정지 성질을 이용하여 CMP함으로써 평탄화 하고, 나이트라이트 스트립 공정으로 질화막(304)을 식각하게 된다. 이후, 열처리하여 도포된 트렌치 산화막을 고밀도화 함으로써 이로서 소자간 격리용 얕은 트렌치 구조물(308)이 완성된다. 그리고 p형 반도체 기판(300) 상에 남아 있는 패드 산화막(302)은 식각을 통해 제거하도록 한다.
한편, 도 3d에서는 소자의 활성층을 만들기 위하여 표면을 열산화하여 보호피막(310)을 형성시킨 후, 웰(Well) 층을 이온주입하여 형성한다. 이 웰층은 NMOS 지역에는 붕소(Boron)를 이온주입(예컨대, BF2 이온을 50 내지 70kev의 에너지, 바람직하게는 60kev로 주입)하고, PMOS 지역에는 인(P)을 주입(110 내지 140 kev 에너지, 바람직하게는 125kev로 주입)한다. 그리고 이온이 주입된 층을 최종적으로 1~3㎛의 적절한 깊이로 만들기 위하여 열확산(Drive-in)을 수행한 후, 형성된 보호피막(310)은 제거한다.
이후 도 3e에 도시한 바와 같이 이이피롬 영역의 p웰층 상에 고전압용 게이트 산화막(312)을 성장시켜 형성하고, 형성된 게이트 산화막(312) 상에 제 1층 폴리 실리콘(Poly-Si)인 컨트롤 게이트 폴리실리콘 층을 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 한다) 방법으로 성장시킨다. 그 후 이 컨터롤게이트를 패터닝하면 제 1층 컨트롤 게이트(314)가 형성된다. 그리고 플로팅 게이트의 기억동작시 채널 인젝션을 조절하기 위한 Inner N+ 도핑지역을 이온주입(예컨대, P 이온을 70 내지 90 kev 에너지, 바람직하게는 80kev로 주입)하여 Inner N+ 도핑층(316)을 형성하고 열확산(Drive-in)을 수행한다.
그리고 PMOS 영역에도 이온을 주입(예컨대, P 이온을 주입(예컨대, P 이온을 110 내지 140 kev 에너지, 바람직하게는 125kev로 주입)하며, 마지막으로 불필요한 지역에 있는 고전압용 게이트 산화막(312)은 제거한다.
도 3f에서는 먼저, 제1층 컨트롤 게이트(314)를 포함하는 이이피롬 영역의 p웰층 상에 유전막인 ONO층(SiO2/Si3N4/SiO2)(318)을 LPCVD방법으로 성장시키며, 이때, 두께는 각각 150Å/70Å/50Å 정도이다. 이후, 플로팅 게이트의 문지방전압(Threshold voltage;Vt)을 조절하기 위한 이온주입(예컨대, BF2 이온을 70 내지 90 kev 에너지, 바람직하게는 80kev로 주입)을 수행하고, 터널링 지역의 얇은 산화막을 새로 성장시키기 위하여 이 지역에 이미 있는 ONO층(318)을 제거한 후, 새로 터널링 산화막(320)을 열산화 방법으로 성장시킨다. 이 터널링 산화막(320)은 SiO2이거나 SiON이며 두께는 50Å~100Å 정도이다. 그 후, 형성된 터널링 산화막(320) 및 ONO층(318) 상에 플로팅 게이트를 LPCVD 방법으로 성장시키며, 이것이 제 2층의 폴리 실리콘층(322)이 된다. 이후 필요없는 지역의 ONO(318)층은 제거한다.
그리고 도 3g에 도시한 바와 같이 제 2층의 폴리 실리콘층(322) 상에 유전막인 제2 ONO층(324)을 성장시키고, p형 반도체 기판(300) 상의 씨모스 지역에서는 형성된 제2 ONO층(324)을 제거하고, CMOS용의 게이트 산화막(326)을 열산화 방법으로 성장시킨다.
이후, CMOS 지역 즉, NMOS, PMOS 지역에 문지방 전압(Threshold voltage) 조절을 위한 이온주입(예컨대, p웰층에는 BF2 이온을 70 내지 90 kev 에너지, 바람직하게는 80kev 에너지로 주입하고, n웰층에는 P이온을 110 내지 140 kev 에너지, 바람직하게는 125kev 에너지로 주입) 후, 열확산을 수행하고, 이이피롬 및 씨모스 영역 전면에 폴리실리콘을 LPCVD방법으로 성장시킨다.
즉, 씨모스 영역에는 게이트용 폴리 실리콘(328')을 LPCVD방법으로 성장시키는 것이며, 이이피롬 영역에는 제2 ONO층(324) 상에 폴리실리콘이 형성되어 플로팅 게이트를 감싸는 제3 컨트롤 게이트층(328)을 동시에 형성하는 것이다. 이후, 불필요한 지역의 게이트 산화막(326)과 제2 ONO 층(324)은 제거한다.
그런 다음에 도 3h에 도시한 바와 같이 이이피롬과 씨모스의 소오스, 드레인 지역에 항복전압을 높이고 핫캐리어의 발생을 억제하기 위하여 낮은 수준의 도핑(LDD: Lightly Doped Drain), 즉 저농도 이온주입(예컨대, P웰 영역에 P 이온을 50 내지 70 kev 에너지, 바람직하게는 60 kev로 주입하고, N웰 영역에는 BF2 이온을 90 내지 110 kev 에너지, 바람직하게는 100 kev 에너지로 주입)을 통하여 LDD 영역(330)을 형성한다.
그리고 도 3i에 도시한 바와 같이 산화막(SiO2) 혹은 질화산화막(SiON)(332)을 도포하고, 이이피롬과 씨모스의 각 게이트에 수직방향으로 식각하여 측벽막(Side Wall)(334, 334')을 각각 형성한다. 이 측벽막(334, 334')은 게이트와 소오스/드레인 그리고 금속단자 간에 절연성을 높히기 위한 것이다.
이후 도 3j에 도시한 바와 같이 이이피롬, 씨모스의 NMOS와 PMOS의 소오스/드레인을 만들기 위하여 이이피롬, 씨모스의 해당 영역에 각각 비소(As) 또는 인(P)과, 붕소(Boron)로 고농도의 이온주입을 통하여 형성하는 것으로, 이이피롬 영역 및 씨모스의 NMOS 영역에는 예컨대, P 이온을 70 내지 90 kev 에너지, 바람직하게는 80 kev 에너지로 주입하고, 씨모스의 PMOS 영역에는 BF2 이온을 70 내지 90 kev 에너지, 바람직하게는 80 kev 에너지로 주입하여 각 영역에 소오스(336) 및 드레인(338)을 형성하게 된다.
그리고 도 3k에 도시한 바와 같이 게이트/소오스/드레인 지역의 저항을 낮추기 위하여 게이트/소오스/드레인 지역에 Ti/TiN층(340)을 각각 형성한 다음, 1차 저온 급속 열처리 장치(Rapid Thermal Processing: RTP)로 열처리 해 주고 습식 식각한 다음, 최종적으로 2차 고온 열처리를 수행해 줌으로써 실리콘(Si)이 노출된 지역만 선택적으로 실리사이드(TiSi2)화 한다.
이후 도 3i에 도시한 바와 같이 금속배선에 앞서 층간 절연 산화막(342)을 도포하고, 반도체와 금속배선층 간의 접촉점 구멍인 콘택을 각각 형성하게 된다.
그리고 도 3m에 도시한 바와 같이 Al/Ti/TiN 층(344)을 형성하고, 형성된 Al/Ti/TiN 층(344) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통하여 패턴을 형성한 후, 패터닝을 수행하여 금속배선을 형성함으로써, 이이피롬의 제조를 완료하게 된다.
그리고 도 3m의 이후 공정은 이이피롬과는 관계없이 통상의 씨모스(CMOS) 회로의 필요에 따라 금속 배선 형성 공정으로 진행된다.
이와 같이 제 1층 컨트롤 게이트(314)를 사용하여, 제2층 폴리실리콘 층인 플로팅 게이트(322)의 드레인에 수평적으로 직렬로 연결되고, 또한, 제 1층 컨트롤 게이트(314)가 제3층 폴리실리콘(328)으로 다시 연결되어 제2층 폴리실리콘인 플로팅 게이트(322)를 되감싸는 구조를 형성함으로써, 컨트롤 게이트가 플로팅 게이트(322)의 터널링 면을 제외하고는 상, 하로 모두 감싸게 되므로, 동일면적에서 커플링 비를 개선하게 된다.
또한, 플로팅 게이트(322)와 제1층 컨트롤 게이트 사이에 Inner N+ 도핑층(316)이 있어 플로팅 게이트(322)와 제 1층 컨트롤 게이트(314) 사이의 직렬로 연결된 채널의 끊김을 방지하고, 기억동작시 채널 고 에너지(CHE) 인젝션에 의한 플로팅 게이트(322)로 전자주입이 용이하도록 한다.
그리고 기억동작 시 컨트롤 게이트(314, 328)에 적절한 전압을 가하여 과도한 채널 (CHE) 전류발생(예컨대, 300uA)을 제어하는데 사용할 수 있으며, 소거동작 시 이전에 과도소거(Over erased)가 되었을 때에도, 드레인을 플로팅하지 않고도 플로팅 게이트와 직렬로 연결된 컨트롤 게이트 트랜지스터를 오프 상태로 유지함으로써 플로팅 게이트의 드레인에서 소오스로 발생하는 초기 전류누설을 방지하는데 사용할 수 있다.
한편, 하기 (표 1)은 도 3a~ 3m의 공정 순서도를 참조하여 기존 소자와 본 발명의 실시예에 따른 소자의 동작 조건 및 특징을 비교한 것이다.
Figure 112009076417266-pat00001
상기 (표 1)과 같이 본 발명의 실시예를 통해 제조되는 이이피롬은 저전압 동작이 가능하고, 자체 안정성이 높아 임베디드 SoC에 적합함을 알 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예에 따른 이이피롬 장치 및 그 제조 방법은, 동일 면적에 커플링 비를 높혀 기억/소거 시 저전압 동작이 가능하게 하고, 플로팅 게이트에 직렬로 연결된 컨트롤 게이트를 사용하여, 기억 시 과도한 채널 고 에너지(CHE) 전류발생에 대한 자체조절과, 소거 시 이전의 과도소거를 통한 초기 전류누설 발생을 억제함으로써 자체적으로 동작을 안정화 한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 기술에 따른 이이피롬 소자의 단면도,
도 2는 종래 구조와 본 발명의 실시예에 따른 구조의 동일 면적 레이아웃과 커플링 비를 비교한 도면,
도 3a 내지 도 3m은 본 발명의 실시예에 따른 이이피롬 구조의 제조 공정을 도시한 공정 순서도.
<　도면의 주요 부분에 대한 부호 설명 >
300 : p형 반도체 기판 302 : 패드 산화막
304 : 질화막　　　　　　　　　　　　　 　 306 : 산화막
308 : 얕은 트렌치 구조물　　　　　 310 : 보호피막
312 : 고전압용 게이트 산화막 314 : 제 1층 컨트롤 게이트
316 : Inner N+ 도핑층 318 : ONO층
320 : 터널링 산화막 322 : 제 2층의 폴리 실리콘층
324 : 제2 ONO층 326 : 게이트 산화막
328 : 제3 컨트롤 게이트층 330 : LDD 영역
332 : 질화산화막 334, 334' : 측벽막
336 : 소오스 338 : 드레인
340 : Ti/TiN층 342 : 층간 절연 산화막
344 : Al/Ti/TiN 층

Claims (20)

  1. 삭제
  2. 삭제
  3. 반도체 기판의 소정 영역에 배치되어 활성영역들을 정의하는 소자 분리막과,
    상기 소자 분리막이 형성된 반도체 기판의 표면 상에 이온 주입을 통하여 형성되는 웰층과,
    상기 웰층이 형성된 이이피롬 영역에 게이트 산화막 및 폴리실리콘을 순차적으로 형성한 후, 패터닝하여 형성되는 제1층 컨트롤 게이트와,
    상기 제1층 컨트롤 게이트 상에 수평적으로 직렬되도록 형성하는 제2층 플로팅 게이트와,
    상기 제2층 플로팅 게이트 상에 수평적으로 직렬 되도록 형성하고, 상기 제1층 컨트롤 게이트와 연결하여 상기 제2층 플로팅 게이트를 둘러싸는 구조로 형성하는 제3층 컨트롤 게이트 및
    상기 제1층 컨트롤 게이트를 형성한 후에 상기 제2층 플로팅 게이트의 기억동작시 채널 인젝션을 조절하기 위한 Inner N+ 이온주입으로 형성되는 Inner N+ 도핑층
    을 포함하는 이이피롬.
  4. 제 3항에 있어서,
    상기 이이피롬은,
    상기 제3층 컨트롤 게이트의 형성 이후, 저농도의 이온 주입을 통해 형성되는 LDD 영역과,
    각 게이트에 측벽막을 형성한 후, 상기 LDD 영역에 고 농도의 이온 주입을 통해 형성되는 소오스 및 드레인 영역과,
    상기 각 게이트, 소오스 및 드레인 영역의 저항을 낮추기 위해 형성하는 Ti/TiN층과,
    상기 Ti/TiN층이 형성된 반도체 기판 전면에 형성되는 층간 절연 산화막과,
    상기 층간 절연 산화막에 오픈된 콘택으로 형성되는 금속 배선
    을 더 포함하는 것을 특징으로 하는 이이피롬.
  5. 삭제
  6. 제 3항에 있어서,
    상기 소자 분리막은,
    상기 반도체 기판 상에 완충막으로서 형성되는 절연막을 패터닝하여 형성된 트렌치를 산화막으로 갭필하여 형성하는 트렌치 구조물인 것을 특징으로 하는 이이피롬.
  7. 제 3항에 있어서,
    상기 이이피롬은,
    상기 제1층 컨트롤 게이트 상에 형성되는 제1유전막과,
    상기 제2층 플로팅 게이트 상에 형성되는 제2유전막
    을 포함하며, 이때 상기 제2층 플로팅 게이트는 터널링 지역에 형성된 상기 제1유전막을 제거한 후, 형성된 터널링 산화막 상에 형성되는 것을 특징으로 하는 이이피롬.
  8. 제 7항에 있어서,
    상기 제1 유전막 및 제2유전막은,
    SiO2막, Si3N4막 및 SiO2막을 순차적으로 형성하는 것을 특징으로 하는 이이피롬.
  9. 제 7항에 있어서,
    상기 제2층 플로팅 게이트의 문지방 전압을 조절하기 위해 붕소 이온 주입을 수행하는 것을 특징으로 하는 이이피롬.
  10. 제 3항에 있어서,
    상기 제3층 컨트롤 게이트를 형성하는 폴리 실리콘으로 상기 반도체 기판 내 씨모스 영역의 게이트 산화막 상에 게이트용 폴리 실리콘을 동시에 형성하는 것을 특징으로 하는 이이피롬.
  11. p형 반도체 기판에 소자 분리막을 형성하는 과정과,
    상기 소자 분리막이 형성된 p형 반도체 기판의 표면 상에 이온 주입을 통하여 웰층을 형성하는 과정과,
    상기 웰층이 형성된 이이피롬 영역에 게이트 산화막 및 폴리실리콘을 순차적으로 형성한 후, 패터닝하여 제1층 컨트롤 게이트를 형성하는 과정과,
    상기 제1층 컨트롤 게이트 상에 수평적으로 직렬되도록 제2층 플로팅 게이트를 형성하는 과정과,
    상기 제2층 플로팅 게이트 상에 수평적으로 직렬 되도록 제3층 컨트롤 게이트를 형성하는 과정과,
    상기 제1층 컨트롤 게이트와 상기 제3층 컨트롤 게이트를 연결하여 상기 제2층 플로팅 게이트를 둘러싸는 구조로 형성하는 과정
    을 포함하는 이이피롬의 제조 방법.
  12. 제 11항에 있어서,
    상기 소자 분리막을 형성하는 과정은,
    상기 p형 반도체 기판 상에 완충막으로서 절연막을 형성하는 과정과,
    상기 절연막을 패터닝하여 트렌치를 형성하고, 상기 트렌치를 갭필하여 형성하는 과정
    을 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
  13. 제 11항에 있어서,
    상기 이이피롬의 제조 방법은,
    상기 제3층 컨트롤 게이트의 형성 이후, 저농도의 이온 주입을 통해 LDD 영역을 형성하는 과정과,
    각 게이트에 측벽막을 형성한 후, 상기 LDD 영역에 고 농도의 이온 주입을 통해 소오스 및 드레인 영역을 형성하는 과정과,
    상기 각 게이트, 소오스 및 드레인 영역의 저항을 낮추기 위해 Ti/TiN층을 형성하는 과정과,
    상기 Ti/TiN층이 형성된 p형 반도체 기판 전면에 층간 절연 산화막을 형성하는 과정과,
    상기 층간 절연 산화막에 오픈된 콘택으로 금속 배선을 형성하는 과정
    을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
  14. 제 13항에 있어서,
    상기 이이피롬의 제조 방법은,
    상기 층간 절연 산화막을 형성하는 과정 이전에, 상기 Ti/TiN층 상에 1차 저온 급속 열처리를 수행하는 과정과,
    상기 1차 저온 급속 열처리 이후 습식 식각을 수행하는 과정과,
    상기 습식 식각 이후 2차 고온 열처리를 수행하여 실리사이드를 형성하는 과정
    을 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
  15. 제 11항에 있어서,
    상기 이이피롬의 제조 방법은,
    상기 제1층 컨트롤 게이트를 형성한 후에 상기 제2층 플로팅 게이트의 기억동작시 채널 인젝션을 조절하기 위한 Inner N+ 이온주입으로 Inner N+ 도핑층을 형성하는 과정
    을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
  16. 제 11항에 있어서,
    상기 이이피롬의 제조 방법은,
    상기 웰층이 형성된 이이피롬 영역의 표면에 고전압용 게이트 산화막을 형성하는 과정과,
    상기 고전압용 게이트 산화막 상에 컨트롤 게이트 폴리실리콘을 형성하고, 패터닝하여 상기 제1층 컨트롤 게이트를 형성하는 과정과,
    상기 제1층 컨트롤 게이트 상에 제1유전막을 형성하는 과정과,
    상기 형성된 제2층 플로팅 게이트 상에 제2유전막을 형성하는 과정
    을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
  17. 제 16항에 있어서,
    상기 제2층 플로팅 게이트는,
    터널링 지역에 형성된 상기 제1유전막을 제거하는 과정과,
    상기 터널링 지역에 터널링 산화막을 형성하는 과정
    으로 형성하는 것을 특징으로 하는 이이피롬의 제조 방법.
  18. 제 16항에 있어서,
    상기 제1 유전막 및 제2유전막은,
    SiO2막, Si3N4막 및 SiO2막을 순차적으로 형성하는 것을 특징으로 하는 이이피롬의 제조 방법.
  19. 제 16항에 있어서,
    상기 이이피롬의 제조 방법은,
    상기 제2유전막의 형성 이전에, 상기 제2층 플로팅 게이트의 문지방 전압을 조절하기 위한 붕소 이온 주입을 수행하는 과정
    을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
  20. 제 11항에 있어서,
    상기 이이피롬의 제조 방법은,
    상기 제3층 컨트롤 게이트를 형성하는 폴리 실리콘으로 상기 p형 반도체 기판 내 씨모스 영역의 게이트 산화막 상에 게이트용 폴리 실리콘을 동시에 형성하는 과정
    을 더 포함하는 것을 특징으로 하는 이이피롬의 제조 방법.
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