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KR100343471B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

본발명은 반도체 소자의 제조방법에 관한 것으로, 엘리베이티드 소스/드레인 구조를 갖는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 제조방법에 따라 반도체 소자를 제조함으로써 반도체 소자의 집적도를 높임과 동시에, 쇼트 채널 효과를 억제하여 소자의 특성 저하를 방지할 수 있는 효과가 있다.
본 발명에 따른 반도체 소자의 제조방법은, 입출력회로부와 메모리셀부를 갖는 반도체 기판의 상면 전체에 제1산화막을 형성하는 공정과, 상기 메모리 셀부의 상기 제1 산화막을 선택적으로 제거하는 공정과, 상기 메모리 셀부의 게이트 전극을 형성할 영역의 상기 반도체 기판내에 산소 이온을 주입하여 산소이온주입층을 형성하는 공정과, 상기 산소이온주입층을 선택적으로 제거하여 상기 메모리 셀부의 반도체 기판내에 트렌치를 형성하는 공정과, 상기 입출력 회로부의 상기 제1산화막을 임의의 두께 만큼 식각 제거하는 공정과, 상기 입출력회로부의 상기 제1산화막의 상면 및 상기 메모리셀부의 상기 트렌치의 위치에 각각 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측 반도체 기판내에 불순물 이온을 주입하여 불순물 영역을 형성하는 공정과, 상기 게이트 전극의 양측벽에 측벽 스페이서를 형성하는 공정과, 상기 측벽 스페이서를 마스크로하여 상기 반도체 기판내에 불순물 이온을 주입하여 소스/드레인영역을 형성하는 공정을 포함한다.

Description

반도체 소자 제조방법{METHOD FOR FABRICATING A SEMICONDUCTOR}
본발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 엘리베이티드(elevated) 소스/드레인을 갖는 반도체 소자와 일반적인 소스/드레인을 갖는 반도체 소자를 동일한 반도체 칩 내에 갖는 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자의 집적도를 높이기 위해서 많은 반도체 제조 업체들이 노력하고 있다. 그러나 노력의 일환으로써 최근 반도체 소자들 특히 메모리 소자들에 있어서, 메모리 셀부의 트랜지스터는 1.8V의 저전압으로 동작하고 입출력 회로부의 트랜지스터들은 3.3V 또는 5V의 동작전압에서 동작하도록 설계되고 있다. 그와 같이 동작전압이 서로 다른 트랜지스터를 제조하기 위해 메모리 셀부를 구성하는 트랜지스터와 입출력 회로부를 구성하는 트랜지스터의 게이트 절연막의 두께를 달리하고 있다. 서로 다른 게이트 절연막 두께를 갖는 소자들을 하나의 반도체 기판내에 제조하는 방법은 다음과 같다.
먼저 도1a에 도시한 바와 같이 반도체 기판(100)의 상면에 두꺼운 산화막(101)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 상기 두꺼운 산화막(101) 상면에 포토레지스트막(102)을 형성한 다음, 입출력 회로부(A)의 두꺼운 산화막(101) 위에만 포토레지스트 막(102)을 남긴다. 다음으로 상기 포토레지스트막(102)을 마스크로하여 상기 메모리 셀부(B)의 상기 두꺼운 산화막(101)을 식각 제거한다.
다음으로, 도1c에 도시한 바와 같이 상기 포토레지스트막(102)을 제거한 다음, 상기 메모리 셀부(B)의 반도체 기판(100) 상면에 얇은 산화막(103)을 형성한다.
다음으로 도1d에 도시한 바와 같이, 상기 두꺼운 산화막(101) 및 얇은 산화막(103)의 상면에 각각 게이트 전극(104)를 형성한다. 다음으로 상기 게이트 전극(104)의 각각의 양측에 불순물 이온을 주입하여 저농도 불순물 영역(105)을 형성한다.
다음으로, 도1e에 도시한 바와 같이 상기 게이트 전극(105)의 각각의 양측에 측벽 스페이서(106)들을 형성한다. 다음으로 상기 측벽 스페이서(106)의 양측 반도체 기판(100)내에 다시 불순물 이온을 주입하여 소스/드레인 영역(107)을 형성한다. 다음으로, 상기 소스/드레인 영역(107)의 상면에 실리사이드층(108)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자 제조방법은 다음과 같은 문제점이 있었다. 즉, 메모리 셀부의 트랜지스터의 경우 채널 길이가 매우 짧기 때문에 쇼트 채널 효과(short channel effect)라고 불리는 여러 가지 문제점들이 발생 하고 있고 특히 펀치·쓰루 현상이 심각한 문제이다. 또한 소스/드레인 정션의 깊이가 얕기 때문에 소스/드레인의 상면에 실리사이드층을 형성하는 경우 정션 누설전류가 커지는 문제점이 있었다.
본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 메모리셀부에 엘리베이티드 소스/드레인 구조를 그리고 입출력 회로부에는 정상적인 소스/드레인 구조를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 목적을 달성하기 위하여, 본 발명은 입출력회로부와 메모리셀부를 갖는반도체 기판의 상면 전체에 제1산화막을 형성하는 공정과, 상기 메모리 셀부의 상기 제1 산화막을 선택적으로 제거하는 공정과, 상기 메모리 셀부의 반도체 기판의 상면 및 상기 입출력 회로부의 제1 산화막의 상면에 포토레지스트막을 형성하는 공정과, 상기 포토레지스트막을 패터닝하여 게이트 전극이 형성될 영역에 개구부를 형성하는 공정과, 상기 개구부를 통해 상기 메모리 셀부의 반도체 기판내에 산소 이온을 주입하여 산소이온주입층을 형성하는 공정과, 상기 포토레지스트막을 제거하는 공정과, 상기 산소이온주입층을 제거하여 상기 메모리 셀부의 반도체 기판내에 트렌치를 형성하는 공정과, 상기 입출력 회로부의 상기 제1산화막을 임의의 두께 만큼 식각 제거하는 공정과, 상기 입출력회로부의 상기 제1산화막의 상면 및 상기 메모리셀부의 상기 트렌치의 위치에 각각 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측 반도체 기판내에 불순물 이온을 주입하여 불순물 영역을 형성하는 공정과, 상기 게이트 전극의 양측벽에 측벽 스페이서를 형성하는 공정과, 상기 측벽 스페이서를 마스크로하여 상기 반도체 기판내에 불순물 이온을 주입하여 소스/드레인영역을 형성하는 공정을 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 목적을 달성하기 위하여, 본 발명은 상기 소스/드레인 영역의 상면에 실리사이드층을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
본 발명의 목적을 달성하기 위하여, 본 발명은 상기 산소이온주입층을 제거하는 공정은 BOE로 습식 식각 하는 공정인 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
본 발명의 목적을 달성하기 위하여, 본 발명은 상기 제1산화막을 임의의 두께만큼 식각하는 공정은 상기 제1산화막이 최초에 형성된 두께의 약 1/2의 두께가 남도록 식각하는 공정인 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
본 발명의 목적을 달성하기 위하여, 본 발명은 상기 식각하는 공정은 HF용액으로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
도1a 내지 도1e는 종래 반도체 소자의 제조공정을 설명하기 위한 것으로 제조공정 순서에 따른 반도체 기판의 단면도들이다.
도2a 내지 도2h는 본 발명에 따른 반도체 소자의 제조공정을 설명하기 위한 것으로 공정 순서에 따른 반도체 기판의 단면도들이다
***** 도면부호의 설명 *****
100 : 반도체 기판 101 : 두꺼운 산화막
102 : 포토레지스트막 103 : 얇은 산화막
104 : 게이트 전극 105 : 저농도 불순물 영역
106 : 측벽 스페이서 107 : 소스/드레인 영역
108 : 실리사이드층
200 : 반도체 기판 201 : 제1 산화막
202 : 제1 포토레지스트막 203 : 제2 포토레지스트막
204a, 204b : 개구부 205a, 205b : 산소이온주입층
206 : 트렌치 207 : 제2 산화막
208a, 208b : 게이트 전극 209 : 저농도 불순물 영역
210 : 측벽 스페이서 211 : 소스/드레인 영역
212 : 실리사이드층
본 발명에 따른 반도체 소자의 제조방법을 도2a 내지 도2h를 참조하여 설명하면 다음과 같다.
먼저 도2a에 도시한 바와 같이 반도체 기판(200)의 상면에 제1산화막(201)을 형성한다.
다음으로 도2b에 도시한 바와 같이 제1 산화막(201)의 상면에 제1 포토레지스트막을 형성한 다음 상기 제1 포토레지스트막을 패터닝하여 입출력회로부(A)의 상기 제1산화막(201)의 상면에만 제1 포토레지스트막(202)을 남긴다. 다음으로 상기1 포토레지스트막(202)을 마스크로하여 메모리 셀부(B)의 상기 제1산화막(201)을 식각 제거하여 반도체 기판(200)의 상면을 노출시킨다.
다음으로, 상기 제1 포토레지스트막(202)을 제거한다.
다음으로 도2c에 도시한 바와 같이 상기 입출력회로부(A)의 제1산화막(201)의 상면 및 메모리셀부(B)의 반도체 기판(200)의 상면에 제2 포토레지스트막(203)을 형성한다. 다음으로, 상기 입출력 회로부(A) 및 메모리 셀부(B)의 게이트 전극 마스크를 이용하여 상기 제2 포토레지스트막(203)을 패터닝한다. 즉 게이트 전극의 크기에상응하는 개구부(204a)(204b)를 상기 제2 포토레지스트막(203)에 형성한다. 다음으로, 상기 개구부(204a)(204b)를 통해 상기 입출력 회로부(A)의 상기 제1산화막(201) 및 상기 메모리셀부(B)의 반도체 기판(200)내에 산소를 이온주입법으로 주입하여 산소이온주입층(205a)(205b)을 각각 형성한다.
다음으로 상기 제2 포토레지스트막 패턴(203)을 제거한 다음, BOE(buffered oxide etchant - HF와 NH4F를 6:1(부피비율)로 혼합한 용액)을 이용하여 상기 반도체 기판(200)의 상기 산소이온주입층(205b)을 제거함으로써 도2d에 도시된 바와 같이 상기 메모리셀부(B)의 반도체 기판(200)내에 트렌치(206)를 형성한다. 즉 반도체 기판(200)은 실리콘이므로 BOE에 대해 식각이 일어나지 않은 반면 산소가 주입된 산소이온주입층(205b)은 실리콘에 산소가 주입되어 실리콘산화막이 되었기 때문에 상기 산소이온주입층(205b)만 식각된 것이다. 이때, 입출력 회로부(A)에서는 상기 제1산화막(201) 및 산소이온주입층(205a)이 거의 균일하게 그 상면이 전체적으로 식각 제거된다. 상기 제1산화막(201) 및 상기 제1산화막(201)내에 형성된 산소이온주입층(205a)는 같은 산화막 재료이기 때문이다. 따라서, 상기 메모리 셀부(B)의 반도체 기판(200)내에만 트렌치(206)가 형성된다.
다음으로, 상기 도2d의 구조를 갖는 반도체 기판의 상면을 HF용액으로 클리닝하여 도2e와 같이 상기 입출력 회로부(A)의 상기 제1 산화막(201)을 소정 두께만큼 식각해 낸다. 결과적으로 제1 산화막(201)은 최초에 형성된 두께의 약 1/2 정도의 두께로 줄어든다. HF용액으로 클리닝 하는 동안 입출력 회로부(A)의 상기 제1 산화막(201)은 식1각이 되는 반면 메모리 셀부(B)의 상기 반도체 기판(200)의 상면은실리콘이기 때문에 거의 식각되지 않는다.
다음으로, 도2f에 도시한 바와 같이 입출력 회로부(A)의 상기 제1 산화막(201)의 상면 및 상기 메모리 셀부(B)의 상기 반도체 기판(200)의 상면 전체에 열산화법으로 제2산화막(207)을 형성한다. 결과적으로 상기 입출력회로부(A)에는 제1산화막(201)의 상면에 제2산화막(207)이 형성되고, 메모리셀부(B)에는 반도체 기판(200)의 상면에 제2산화막(207)이 형성되므로, 상대적으로 입출력 회로부(A)에 두꺼운 산화막이 형성되고 메모리셀부(B)에는 상대적으로 얇은 산화막이 형성된다.
다음으로 도2g에 도시한 바와 같이, 상기 제2산화막(207)의 상면에 폴리실리콘층을 형성한 다음 패터닝하여 상기 입출력회로부(A)와 상기 메모리셀부(B)에 각각 게이트 전극(208a)(208b)를 형성한다. 다음으로, 상기 게이트 전극 양측 반도체 기판(200)내에 불순물 이온을 주입하여 저농도 불순물 영역(209)을 형성한다.
다음으로 도2h에 도시한 바와 같이 상기 반도체 기판(200) 상면 전체에 절연막을 형성한 다음 마스크 없이 이방성 에칭 공정을 실시하여 상기 게이트 전극(208a)(208b)의 측벽에 측벽 스페이서(210)를 형성한다. 다음으로 측벽 스페이서(210)의 바깥측의 반도체 기판(200)내에 불순물 이온을 주입하여 고농도 불순물 영역(211) 즉 소스/드레인 영역(211)을 형성한다.
다음으로, 종래 잘알려진 실리사이드 형성방법을 이용하여 상기 소스/드레인 영역(211)의 상면에 실리사이드층(212)을 형성한다.
본 발명은 입출력 회로부와 메모리 셀부의 게이트 산화막의 두께를 달리 함으로써소자의 특성을 저하시키지 않고 집적도를 높일 수 있으며, 특히 메모리 셀부에는 엘리베이티드 소스/드레인 구조를 갖도록 함으로써 쇼트 채널 효과를 억제할 수 있고 소스/드레인에 실리사이드층을 형성하여 소자의 동작속도를 개선할 수 있으며 정션 누설전류를 줄일 수 있는 효과가 있다.

Claims (5)

  1. 입출력회로부와 메모리셀부를 갖는 반도체 기판의 상면 전체에 제1산화막을 형성하는 공정과,
    상기 메모리 셀부의 상기 제1 산화막을 선택적으로 제거하는 공정과,
    상기 메모리 셀부의 반도체 기판의 상면 및 상기 입출력 회로부의 제1 산화막의 상면에 포토레지스트막을 형성하는 공정과,
    상기 포토레지스트막을 패터닝하여 게이트 전극이 형성될 영역에 개구부를 형성하는 공정과,
    상기 개구부를 통해 상기 메모리 셀부의 반도체 기판내에 산소 이온을 주입하여 산소이온주입층을 형성하는 공정과,
    상기 포토레지스트막을 제거하는 공정과,
    상기 산소이온주입층을 제거하여 상기 메모리 셀부의 반도체 기판내에 트렌치를 형성하는 공정과,
    상기 입출력 회로부의 상기 제1산화막을 임의의 두께 만큼 식각 제거하는 공정과,
    상기 입출력회로부의 상기 제1산화막의 상면 및 상기 메모리셀부의 상기 트렌치의 위치에 각각 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 양측 반도체 기판내에 불순물 이온을 주입하여 불순물 영역을 형성하는 공정과,
    상기 게이트 전극의 양측벽에 측벽 스페이서를 형성하는 공정과,
    상기 측벽 스페이서를 마스크로하여 상기 반도체 기판내에 불순물 이온을 주입하여 소스/드레인영역을 형성하는 공정을 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 소스/드레인 영역의 상면에 실리사이드층을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 산소이온주입층을 제거하는 공정은 BOE로 습식 식각 하는 공정인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 제1산화막을 임의의 두께만큼 식각하는 공정은 상기 제1산화막이 최초에 형성된 두께의 약 1/2의 두께가 남도록 식각하는 공정인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서 상기 식각하는 공정은 HF용액으로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
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