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KR100873356B1 - 고전압 트랜지스터의 제조방법 - Google Patents

고전압 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 고전압 소자의 높은 내압을 유지하도록 하면서 높은 항복 전압 및 집적도를 향상시키도록 한 고전압 트랜지스터의 제조방법에 관한 것으로서, 실리콘기판의 백 사이드 면에 콘택홀을 형성하고 이를 산화막으로 매립하는 단계와, 상기 실리콘기판의 백 사이드 면에 산화막이 매립된 실리콘기판 상부에 제 1 감광막 패턴을 형성하고 이를 마스크로 n형 불순물 이온을 주입하여 실리콘기판 내에 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역이 형성된 실리콘기판 내에 셀로우 트랜치 아이솔레이션을 형성하는 단계와, 상기 셀로우 트랜치 아이솔레이션이 형성된 실리콘기판 상에 버퍼막을 형성하고 문턱전압 조절 이온을 주입하는 단계와, 상기 문턱전압 조절 이온이 주입된 결과물 상에 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 전극 패턴이 형성된 실리콘기판 표면 내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

고전압, 트랜지스터, 집적도

Description

고전압 트랜지스터의 제조방법{Method for forming the high voltage transistor}
도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 105 : 콘택홀
110 : 산화막 118 : 드리프트 영역
125 : 트랜치 128 : 셀로우 트랜치 아이솔레이션
130 : 버퍼막 140 : 게이트 전극 패턴
150 : 소오스/드레인 불순물 확산영역
본 발명은 반도체소자의 제조공정에 관한 것으로, 보다 상세하게는 높은 내압을 유지하면서 항복 전압(Breakdown Voltage)을 높이는데 적절한 고전압 트랜지스터의 제조방법에 관한 것이다.
일반적으로 고전압 트랜지스터(High Voltage Transistor)는 실리콘기판에 구현하고, 상기 실리콘기판에 소오스/드레인(Source/Drain) 영역과 채널(Channel)을 형성한다.
이어, 상기 채널 위에 절연체를 형성한 후 전도성 게이트(Gate)를 형성하고, 상기 소오스/드레인 영역을 완전히 감싸도록 드리프트 영역(Drift Region)을 형성한다.
한편, 상기 드리프트 영역은 접합 깊이(Junction Depth)를 깊게 형성하여 전계(Electric Field)를 분산시킴으로서 전계집중에 의한 접합 항복 전압(Breakdown Voltage)을 증가시키고 있다.
이하, 첨부된 도면을 참고하여 종래의 고전압 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, p형 실리콘기판(11) 상에 제 1 포토레지스트(12)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트를 패터닝(12)하여 드리프트 영역을 정의한다. 이어, 상기 패터닝된 제 1 포토레지스트(12)를 마스크 로 이용하여 상기 실리콘기판(11)의 드리프트 영역에 n형 불순물 이온을 주입한 후, 열확산 공정을 통해 n형 불순물 이온을 확산시키어 실리콘기판(11)의 표면 내에 깊은 드리프트 영역(13)을 형성한다.
도 1b에 도시된 바와 같이, 상기 제 1 포토레지스트(12)를 제거하고, 상기 실리콘기판(11) 전면에 산화막(14)과 질화막(15)을 차례로 형성하며, 포토 및 식각 공정을 통해 필드 영역에 해당하는 상기 질화막(15)과 산화막(14)을 선택적으로 제거한다. 이어, 상기 선택적으로 제거된 질화막(15)과 산화막(14)을 마스크로 이용하여 표면이 노출된 실리콘기판(11)에 채널 스톱(Channel Stop)이온을 주입한다.
도 1c에 도시된 바와 같이, 상기 채널 스톱 이온이 주입된 실리콘기판(11)에 국부산화 공정을 실시하여 상기 실리콘기판(11)의 표면에 필드 산화막(16)을 형성하고, 상기 질화막(15)과 산화막(14)을 제거한다.
도 1d에 도시된 바와 같이, 상기 실리콘기판(11)에 문턱전압 조절용 이온을 주입하고, 상기 실리콘기판(11)의 전면에 게이트 산화막(17)을 형성하고, 상기 게이트 산화막(17) 상에 폴리 실리콘층(18)을 형성한다. 이어, 상기 폴리 실리콘층(18) 상에 제 2 포토레지스트(19)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(19)를 패터닝하여 게이트 영역을 정의한다.
도 1e에 도시된 바와 같이, 상기 패터닝된 제 2 포토레지스트(19)를 마스크로 이용하여 상기 폴리 실리콘층(18)과 게이트 산화막(17)을 선택적으로 제거하여 게이트 전극(18a)을 형성한다.
도 1f에 도시된 바와 같이, 상기 제 2 포토레지스트(19)를 제거하고, 상기 게이트전극(18a)을 포함한 실리콘기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(18a) 양측면에 측벽 스페이서(20)를 형성한다. 이어, 상기 게이트 전극(18a) 및 측벽 스페이서(20)를 마스크로 이용하여 상기 실리콘기판(11)의 전면에 소오스/드레인용 n형 불순물 이온을 주입하여 상기 게이트 전극(18a) 양측의 실리콘기판(11) 표면 내에 소오스/드레인 불순물 확산영역(21)을 형성한다.
그러나, 상기와 같은 종래 기술을 이용하게 되면, 상기 드리프트 영역를 접합 깊이(Junction Depth)를 깊게 형성하여 전계(Electric Field)를 분산시킴으로서 정션의 내압을 증가시키더라도 채널 항복전압(Channel Breakdown Voltage) 즉, 펀치-쓰로우 전압(Punch-through Voltage)을 증가시키기 위해 고전압(High Voltage)의 채널 길이를 증가 시켜야 하며, 그 결과 고전압(High Voltage)의 면적이 증가하게 되어 반도체소자의 고집적화가 어려워지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명은 고전압 소자의 높은 내압을 유지하도록 하면서 높은 항복 전압(Breakdown Voltage) 및 집적도를 향상시키도록 한 고전압 트랜지스터의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 고전압 트랜지스터의 제조방법에 있어서, 실리콘기판의 백 사이드 면에 콘택홀을 형성하고 이를 산화막으로 매립하는 단계와, 상기 실리콘기판의 백 사이드 면에 산화막이 매립된 실리콘기판 상부에 제 1 감광막 패턴을 형성하고 이를 마스크로 n형 불순물 이온을 주입하여 실리콘기판 내에 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역이 형성된 실리콘기판 내에 셀로우 트랜치 아이솔레이션을 형성하는 단계와, 상기 셀로우 트랜치 아이솔레이션이 형성된 실리콘기판 상에 버퍼막을 형성하고 문턱전압 조절 이온을 주입하는 단계와, 상기 문턱전압 조절 이온이 주입된 결과물 상에 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 전극 패턴이 형성된 실리콘기판 표면 내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘기판(100)의 백 사이드 면 즉, 소자가 형성되는 영역의 반대편 영역의 실리콘기판(100) 내에 포토공정(103) 및 식각공정을 진행하여 콘택홀(105)을 형성한다. 이때, 상기 실리콘기판(100)을 식각하는 실리콘기판(100)의 백 사이드 면 반대편에는 고 전압의 채널(Channel)영역이 형성될 부위이기 때문에 실리콘기판(100) 표면으로부터 수 ㎛ 정도 남도록 주의하여 식각하여 콘택홀(105)을 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 콘택홀(105)이 형성된 실리콘기판(100)의 백 사이드 면에 산화막(110)을 증착하여 산화막(110)이 콘택홀(105) 내에 완전히 매립되게 한 후, 에치백 공정을 진행하여 실리콘기판(100)의 백 사이드 면을 평탄화한다.
도 2c에 도시된 바와 같이, 상기 산화막(110)이 매립된 실리콘기판(100)의 반대편 상부에 제 1 포토레지스트(115)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(115)를 패터닝하여 드리프트 영역을 정의한다. 이어, 상기 패터닝된 제 1 포토레지스트(115)를 마스크로 이용하여 상기 실리콘기판(100)의 드리프트 영역에 n형 불순물 이온(119)을 주입한 후, 열확산 공정을 통해 n형 불순물 이온(119)을 확산시키어 실리콘기판(100)의 표면 내에 깊은 드리프트 영역(118)을 형성한다.
도 2d에 도시된 바와 같이, 상기 드리프트 영역(118)이 형성된 실리콘기판(100) 상에 제 2 포토레지스트(120)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(120)를 패터닝하여 실리콘기판(100) 내부의 드리프트 영역(118) 양 사이드 즉, 드리프트 영역(118)의 양 사이드가 소정 오버랩 되도록 트랜치 형성 영역을 정의한다. 이어, 상기 패터닝된 제 2 포토레지스트(120)를 마스크로 이용하여 상기 실리콘기판(100)을 식각하여 트랜치(125)를 형성한다.
그리고, 도 2e에 도시된 바와 같이, 상기 트랜치(125)가 형성된 실리콘기판(100) 상에 트랜치(125)가 완전히 매립되도록 갭필 산화막(미도시함)을 충분히 증착하여 트랜치(125)를 매립한 후, 실리콘기판(100) 상부까지 평탄화하여 셀로우 트랜치 아이솔레이션(128)을 형성한다.
도 2f에 도시된 바와 같이, 상기 셀로우 트랜치 아이솔레이션(128)이 형성된 실리콘기판(100) 전체에 산화막을 증착하여 버퍼막(130)을 형성한 후, 실리콘기판(100) 내에 채널 문턱전압용 이온(135)을 주입한다. 이어, 상기 버퍼막(130)을 제거한다.
그 후, 도 2g에 도시된 바와 같이, 상기 채널 문턱전압(Vt) 조절용 이온(135)이 주입된 실리콘기판(100)의 전면에 게이트 산화막(143)을 형성하고, 상기 게이트 산화막(143) 상에 폴리 실리콘층(145)을 형성한다. 이어, 상기 폴리 실리콘층(145) 상에 제 3 포토레지스트(미도시함)를 도포한 후, 노광 및 현상공정으로 상기 제 3 포토레지스트(미도시함)를 패터닝하여 게이트 영역을 정의한다.
그리고, 상기 패터닝된 제 3 포토레지스트(미도시함)를 마스크로 이용하여 상기 폴리 실리콘층(145)과 게이트 산화막(143)을 선택적으로 제거하여 게이트 전극 패턴(140)을 형성한 후, 상기 게이트 전극 패턴(140) 또는 이온주입 마스크(미도시함)를 이용하여 상기 게이트 전극 패턴(140)이 형성된 실리콘기판(100)의 드리프트 영역(118) 표면 내에 소오스/드레인 불순물 확산영역(150)을 형성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 트랜지스터의 제조방법은 다음과 같은 효과가 있다.
실리콘기판의 채널과 채널 사이에 산화막을 형성함으로써, 고전압에 대하여 채널 항복전압 즉, 펀치-쓰루 현상을 방지할 수 있으며, 그로 인해 채널의 길이가 작은 경우에도 고내압을 유지할 수 있다.
또한, 소오스/드레인을 드리프트 영역 양 사이드에 형성된 셀로우 트랜치 아이솔레이션을 사용하여 형성함으로써, 고전압 소자의 형성 면적을 최소화하여 고전압 소자의 고집적화를 가능하게 할 수 있다.

Claims (1)

  1. 실리콘기판의 백 사이드 면에 콘택홀을 형성하고 이를 산화막으로 매립하는 단계와;
    상기 실리콘기판의 백 사이드 면에 산화막이 매립된 실리콘기판 상부에 제 1 감광막 패턴을 형성하고 이를 마스크로 n형 불순물 이온을 주입하여 실리콘기판 내에 드리프트 영역을 형성하는 단계와;
    상기 드리프트 영역이 형성된 실리콘기판 내에 셀로우 트랜치 아이솔레이션을 형성하는 단계와;
    상기 셀로우 트랜치 아이솔레이션이 형성된 실리콘기판 상에 버퍼막을 형성하고 문턱전압 조절 이온을 주입하는 단계와;
    상기 문턱전압 조절 이온이 주입된 결과물 상에 게이트 전극 패턴을 형성하는 단계와;
    상기 게이트 전극 패턴이 형성된 실리콘기판 표면 내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
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