KR20000003574A - 반도체소자의 소자분리절연막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 패드산화막과 패드질화막 적층구조로 패터닝된 패드절연막을 반도체기판 상부에 형성하는 공정과, 상기 패드절연막 측벽에 절연막 스페이서를 형성하는 공정과, 상기 절연막 스페이서와 패드절연막을 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 절연막 스페이서를 제거하는 공정과, 상기 절연막 스페이서가 제거된 부분의 반도체기판에 불순물 접합영역을 형성하는 공정과, 상기 트렌치를 매립하는 CVD 절연막을 형성하는 공정과, 상기 CVD 절연막을 평탄화식각하고 후속공정으로 패드절연막을 제거함으로써 반도체소자의 전류특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 특히 좁은 활성영역을 갖는 트랜지스터에서 문턱전압이 낮아지는 현상 ( inverse narrow width effect, 이하에서 INWE 라 함 ) 을 방지하여 오프 상태 ( off state ) 에서 전류증가를 방지함으로써 소자의 특성을 향상시킬 수 있는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그래서, 소자분리산화막을 형성하는 산화공정 직전 또는 이후에 고농도의 B 또는 BF2이온을 소자분리절연막의 하부에 이온주입시켜 격리효과를 보상해 주는데, 이 공정을 N 채널 필드 임플란트 ( N - channel field implant ) 공정, 즉 채널스토퍼 ( channel stopper ) 형성공정이라고 한다.
이때, 채널스토퍼로 사용되는 B 또는 BF2는 소자분리산화공정중에 또는 기타 열처리공정시에 활성영역으로 측면확산하여 활성영역이 좁아지며, 활성트랜지스터의 문턱전압 ( threshold voltage ) 을 높이는 내로우 ( narrow ) 채널 효과를 일으키고, 소오스/드레인을 향해 측면확산하여 N+접합과 중첩되면서 일어나는 N+접합 브레이크다운 전압 ( breakdown voltage ) 의 감소나 접합누출의 증대등의 문제를 일으키며, 소자분리절연막의 형성후에 채널스톱 불순물을 주입할 경우에는 고에너지의 이온주입을 하기 때문에 소자분리절연막의 끝부분이 손상되어 게이트 산화막의 열화를 가져올 수 있다. 그리고, 소자분리절연막의 상층부는 기판과 단차를 형성하여 후속공정의 진행시 어려움이 있다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 관계도로서, 상기 도 1a 및 도 1b 는 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이고, 상기 도 1c 및 도 1d 는 본 발명에 따른 소자분리절연막의 특성변화를 도시한 그래프도이며, 상기 도 1e 는 INWE 가 나타나는 영역을 도시한 평면도이다.
먼저, 반도체기판(31) 상부에 패드산화막(33), 패드질화막(35)의 적층구조로 패드절연막을 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 패드절연막을 패터닝시킨다.
그리고, 상기 패드절연막의 측벽에 절연막 스페이서(37)를 형성한다. 그리고, 상기 절연막 스페이서(37)와 패드절연막을 마스크로하여 상기 반도체기판(31)을 일정깊이 식각하여 트렌치(39)를 형성한다. (도 1a)
그리고, 상기 트렌치(39)를 포함하는 전체표면상부에 CVD 산화막(41)을 증착하고 이를 평탄화식각한다.
그리고, 상기 패드절연막 상부에 남아있는 CVD 산화막(41)을 제거하기 위하여 HF 용액을 이용하여 세정공정을 실시한다. (도 1b)
상기 도 1c 는 상기 도 1b 의 공정후에 웰을 형성하고 어닐링공정을 이용한다. 이때, 상기 어닐링공정시 붕소가 열에 의하여 패드산화막 안으로 확산되는 현상인 세그리게이션 효과 ( Segregation Effect ) 에 의하여 소자분리절연막의 계면과 접한 웰의 도핑농도가 줄어들게 되는 현상을 도시한다.
상기 도 1d 는 좁은 폭을 갖는 도 1e 의 트랜지스터와 같이 세그리게이션 효과에 의해 웰 농도가 저하되는 A,B영역 에서 부터 약하게 트랜지스터가 턴온 ( Turn on ) 되어 오프 전류 ( Off Current ) 및 서브 쓰레스홀드 스윙 ( Sub Threshold Swing ) 은 증가하며, 문턱전압 값이 낮아지는 현상을 도시한 것으로, 이로인하여 반도체소자의 특성이 저하된다.
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 소자분리절연막 형성방법은, 오프 전류 ( Off Current ) 및 서브 쓰레스홀드 스윙 ( Sub Threshold Swing ) 은 증가하며, 문턱전압 값이 낮아지는 현상으로 인하여 반도체소자의 특성이 열화되어 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기위하여, 트렌치와 반도체기판 표면의 계면에 불순물 주입영역을 형성하는 에지 임플라트 ( edge implant ) 공정으로 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도와 그에따른 특성을 도시한 그래프도 및 평면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도와 그에따른 특성을 도시한 그래프도.
< 도면의 주요부분에 대한 부호의 설명>
11,31 : 반도체기판 13,33 : 패드산화막
15,35 : 패드질화막 17,37 : 절연막 스페이서
19,39 : 트렌치 21,41 : CVD 산화막
23 : 불순물 주입영역
ⓐ : 활성영역의 폭, 좁은 폭
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은,
패드산화막과 패드질화막 적층구조로 패터닝된 패드절연막을 반도체기판 상부에 형성하는 공정과,
상기 패드절연막 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서와 패드절연막을 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 절연막 스페이서를 제거하는 공정과,
상기 절연막 스페이서가 제거된 부분의 반도체기판에 불순물 접합영역을 형성하는 공정과,
상기 트렌치를 매립하는 CVD 절연막을 형성하는 공정과,
상기 CVD 절연막을 평탄화식각하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 관계도로서, 상기 도 2a 및 도 2b 는 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이고, 상기 도 2c 및 도 2d 는 본 발명에 따른 소자분리절연막의 특성변화를 도시한 그래프도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13)과 패드질화막(15) 적층구조의 패드절연막을 형성한다. 이때, 상기 패드산화막(13)은 열산화공정을 이용하여 30 ∼ 300 Å 정도의 두께로 형성한다. 그리고, 상기 패드질화막(13)은 500 ∼ 3000 Å 정도의 두께로 형성한다.
그 다음에, 소자분리마스크를 이용한 노광 및 현상공정으로 상기 패드질화막(15) 상부에 감광막패턴(도시안됨)을 형성한다. 그리고, 상기 감광막패턴을 마스크로하여 상기 패드절연막을 식각한다.
그리고, 상기 패드절연막의 측벽에 산화막으로 절연막 스페이서(17)를 형성한다. 그리고, 상기 절연막 스페이서(17)와 패드절연막을 마스크로하여 상기 반도체기판(11)을 일정깊이 식각하여 트렌치(19)를 형성한다. (도 2a)
그 다음에, 상기 트렌치(19) 표면의 격자구조를 보상하기 위한 열산화공정을 실시한다.
그리고, 상기 절연막 스페이서(17)을 선택적으로 제거한다.
그 다음, 상기 트렌치(19)를 포함하는 전체표면상부에 CVD 산화막(21)을 증착하고 이를 평탄화식각한다. 이때, 상기 평탄화식각공정은 상기 패드절연막을 식각장벽으로 하여 실시한다.
그리고, 상기 패드절연막 상부에 남아있는 CVD 산화막(41)을 제거하기 위하여 HF 용액을 이용하여 세정공정을 실시한다.
그 다음, 상기 패드절연막을 마스크로하여 상기 반도체기판(11)의 표면에 에지 임플란트 공정을 실시하여 불순물 주입영역(23)을 형성한다.
이때, 상기 에지 임플란트 공정은 후속 어닐링공정시 세그리게이션 효과에 의하여 트렌치(19)와 반도체기판(11) 표면의 경계부에서 감소된 불순물을 보상하기 위하여 실시하는 것으로, 붕소나 BF2를 이용하여 15 ∼ 100 KeV 의 에너지로 실시한다. (도 2b)
상기 도 2c 는 후속 어닐링공정후 웰의 도핑 프로파일 ( Well Doping Profile ) 을 도시한 것으로, 웰이 깊은 영역에서는 에지 임플란트 효과가 없지만, 트랜지스터의 채널 표면 영역에서는 깊은 깊이에서의 도핑 레벨 감소는 문제가 되지 않는다.
상기 도 2d 는 에지 임플란트를 진행한 것에 대한 폭에 따른 문턱전압을 도시한 시뮬레이션으로서, 그 변화가 크기 않음을 도시한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은, STI 공정시 기존의 PBL 구조와 반대로 나타나는 INWE 현상을 개선하기 위하여 질화막을 식각장벽으로 하여 P-웰과 같은 형의 불순물을 주입함으로써 열공정에 의한 세그리게이션 효과를 보상하여 반도체소자의 트랜지스터 효과를 향상시킬 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Claims (3)
- 패드산화막과 패드질화막 적층구조로 패터닝된 패드절연막을 반도체기판 상부에 형성하는 공정과,상기 패드절연막 측벽에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서와 패드절연막을 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,상기 절연막 스페이서를 제거하는 공정과,상기 절연막 스페이서가 제거된 부분의 반도체기판에 불순물 접합영역을 형성하는 공정과,상기 트렌치를 매립하는 CVD 절연막을 형성하는 공정과,상기 CVD 절연막을 평탄화식각하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막으로 형성하는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 불순물 주입영역은 패드절연막을 마스크로하여 실시하되, 피-웰과 같은 붕소나 BF2등의 불순물을 15 ∼ 100 KeV 정도의 에너지로 이온주입하여 실시하는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
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| KR100811438B1 (ko) * | 2001-12-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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1998
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Comment text: Notification of reason for refusal Patent event date: 20000627 Patent event code: PE09021S01D |
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Patent event date: 20010416 Comment text: Request for Trial against Decision on Refusal Patent event code: PJ02012R01D Patent event date: 20010316 Comment text: Decision to Refuse Application Patent event code: PJ02011S01I Appeal kind category: Appeal against decision to decline refusal Decision date: 20020629 Appeal identifier: 2001101001074 Request date: 20010416 |
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