CN104241334A - 无结晶体管 - Google Patents
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Abstract
一种无结晶体管，涉及半导体场效应晶体管技术领域，采用SiGe作为无结晶体管的材料，Ge的加入能够提高无结晶体管的电子和空穴的迁移率，且器件的源区和漏区与沟道区中的Ge含量有差别，这种源漏异质结的结构能够提高空穴的发射速度和迁移率，同时，使用能够提高空穴迁移率的<100>晶向作为晶体管沟道的晶向，与异质结SiGe增强空穴迁移率的效果共同作用，解决纳米线晶体管迁移率过小的问题。
Description
技术领域
本发明涉及半导体场效应晶体管技术领域，尤其涉及一种无结晶体管。
背景技术
在摩尔定律的指导下，集成电路半导体器件的尺寸越来越小，但是不能无限缩小，在缩小到一定程度将达到它的物理极限，严重的短沟道效应和栅极泄漏电流将会出现。这对摩尔定律的有效性将是一个挑战。但是人们积极寻找着替代用缩短器件尺寸来提高性能的方法，人们把技术上探索的焦点放到了使用高K材料和探索新型器件结构上，特别是后者，新型的器件结构将是未来半导体器件研究和发展的方向和趋势。硅纳米线晶体管是一种新型器件结构，它是集成电路发展路线图22纳米结束节点下最优希望的竞争者之一。目前国内外初步报道的硅纳米线结构晶体管拥有有益的亚阈值特性、载流子迁移率以及关态特性，能够很好的抑制短沟道效应。较之传统的体硅平面器件，一维准弹道输运的纳米线MOSFET表现出很强的缩小尺寸优势，纳米线晶体管对实现半导体路线图的既定目标将表现出极大的潜力。因为扩大栅包围沟道的面积，从而提高了控制沟道反型电子的能力，减小了MOS器件的短沟道效应，同时避免了缩小器件尺寸中所需要做的栅氧化层厚度的减小，从而也减小了栅极的泄漏电流。
当MOSFET特征尺寸进入纳米尺度后，载流子迁移率的降低成为限制器件性能的主要因素之一。通过在沟道方向施加应力，或者采用不同的衬底晶向，可以在不改变器件集合尺寸的情况下，显著地增强MOSFET的性能。
无结晶体管首先由Jean-Pierre Colinge等人于2010年发表在Nature上的文章“Nanowire transistors without junctions”提出。它的工作原理在于使用均匀掺杂衬底代替源漏结构，消除了晶体管原有的PN结的结构，减小了工艺复杂度并且提高了晶体管的性能。在这种没有PN结的晶体管中，利用栅的开关作用控制晶体管的导电性达到开关的效果。关断时栅电压小于阈值电压，中间沟道部分被耗尽而关断。器件导通时栅电压大于等于阈值电压，中间沟道部分形成并能导电。传统的无结晶体管衬底是均匀掺杂而没有源漏的PN结的，故其可以省去形成源漏的工艺流程和离子扩散过程，大大节省工艺步骤和成本，如图1a-1d所示。
对于无结晶体管而言，根据文献“Theory of the JunctionlessNanowire FET”的报道，纳米线无结晶体管其电子迁移率刚刚超过100cm2/V·s，仍然远低于一般长沟平面MOSFET的1300cm2/V·s的电子迁移率。同样的条件下，电子的迁移率接近空穴迁移率的3倍，故一般的无结晶体管和一般长沟平面MOSFET的空穴迁移率分别为33cm2/V·s和433cm2/V·s，前者只是后者的1/10都不到。故此类P型无结晶体管亟待解决迁移率过小的问题。
中国专利(公开号：CN102082096A)介绍了一种Ge或SiGe纳米场效应晶体管的制备方法，首先在沉底上的隔离层上形成多晶硅栅；然后形成高K材料的栅介质层，再在栅介质层上淀积SiGe薄膜，对SiGe薄膜进行源漏掺杂后光刻定义出源漏区图形，并各向异性干法刻蚀SiGe薄膜，在多晶硅栅两侧形成SiGe侧墙，同时在栅长方向上SiGe侧墙的两头分别形成源区和漏区，最后对SiGe侧墙进行氧化，去掉表面形成的氧化层，得到Ge纳米线或高Ge含量的SiGe纳米线。
中国专利(公开号：CN102822971A)记载了一种基于纳米级沟道的场效应晶体管中嵌入硅锗源极和漏极应力源的技术，在一方面中，一种制造FET的方法包括以下步骤，提供掺杂的衬底，在所述掺杂的衬底上具有电介质，在所述电介质上设置至少一个硅纳米线。掩蔽所述纳米线的一个或多个部分二使所述纳米线的其他部分暴露，在所述纳米线的暴露的部分上生长外延锗，使所述外延锗与所述纳米线中的Si相互扩散而形成嵌入在所述纳米线中的SiGe区域，所述SiGe区域在所述纳米线中引入压缩应变，所述掺杂的衬底用作所述FET的栅极，所述纳米线的掩蔽部分用作所述FET的沟道，且嵌入的SiGe区域用作所述FET的源极和漏极区域。
上述两件专利均未记载任何有关本发明公开的采用SiGe作为源漏区和沟道区的材料，以提高无结晶体管的载流子迁移率和驱动电流的技术特征。
发明内容
鉴于上述问题，本发明提供一种无结晶体管。
一种无结晶体管，其特征在于，包括位于一SiGe衬底上的栅极，位于所述栅极底部两侧的衬底中形成有源区和漏区，所述源区和漏区之间形成有沟道区，且所述沟道区沿所述源区指向漏区的方向上的晶向为<100>；
其中，所述源区和漏区的Ge含量与所述沟道区的Ge含量不同，藉由SiGe衬底中制成的源区、漏区和沟道区以及栅极结成无结的场效应晶体管。
上述的晶体管，其中，所述源区和漏区中Ge的化学摩尔比小于所述沟道区中Ge的化学摩尔比。
上述的晶体管，其中，所述源区和漏区中Ge的化学摩尔比相同。
上述的晶体管，其中，所述栅极为多晶硅栅，所述栅氧化层的材质为二氧化硅。
上述的晶体管，其中，所述SiGe衬底为经过硼掺杂过的衬底，掺杂浓度为5e19/cm3。
上述的晶体管，其中，所述源区和漏区中Ge的化学摩尔比为1％-100％。
上述的晶体管，其中，所述沟道区中Ge的化学摩尔比为1％-100％。
上述的晶体管，其中，所述衬底为P型衬底。
上述的晶体管，其中，所述栅极包括位于衬底上的栅氧化层和位于该栅氧化层上的多晶硅栅。
综上所述，本发明公开的无结晶体管，通过采用Ge含量不同的SiGe作为源漏区和沟道区的材料，从而增大了载流子的迁移率(由于SiGe的晶格常数比Si大)，且由于源漏区和沟道区的Ge含量不同，从而使得沟道区的禁带宽度以及晶格常数均与源漏区不同，造成空穴速度增加，并导致有横向的压应力以进一步增强了空穴迁移率，且本发明使用<100>作为晶体管沟道晶向，从而进一步提高了无结晶体管的空穴迁移率，降低了无结晶体管寄生电阻。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1a-1d是背景技术中无结晶体管的工作原理图；
图2是本发明实施例中无结晶体管的结构示意图；
图3是本发明实施例中无结晶体管的电子能带示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
本发明的核心思想是采用SiGe作为无结晶体管的材料，Ge的加入能够提高无结晶体管的电子和空穴的迁移率，且器件的源区和漏区与沟道区中的Ge含量有差别，这种源漏异质结的结构能够提高空穴的发射速度和迁移率，同时，使用能够提高空穴迁移率的<100>晶向作为晶体管沟道的晶向，与异质结SiGe增强空穴迁移率的效果共同作用，解决纳米线晶体管迁移率过小的问题。
13nm直径异质SiGe纳米线PMOSFET与平面同质SiGe沟道器件(宽度1μm)的电学特性的比较，前者是后者的4.5倍，同时13nm直径异质SiGe纳米线PMOSFET与平面同质SiGe沟道器件(宽度1μm)的gm和Vg关系的比较，在饱和区和线性区都显示出前者比后者增加4.5倍；应力Si0.8Ge0.2的p-MOSFET如果采用<100>晶向作为沟道晶向，比<110>沟道晶向的应力Si0.8Ge0.2的p-MOSFET有着25％的空穴迁移率提高及20％的寄生电阻的降低。而后者已经比Sip-MOSFET有着更优越的迁移率和阈值电压滚落(Threshold VoltageRoll-Off)效应特性。
故可以预见，如果SiGe异质结的无结晶体管采用<100>作为沟道晶向，则可以显著提高空穴迁移率以及降低寄生电阻。
实施例1：
如图2所示，本实施例涉及一种无结晶体管，在一SiGe衬底上形成有源区4和漏区3，在该源区4和漏区3之间构成一沟道区5，位于沟道区5的上表面设置有一栅氧化层2，且该栅氧化层2的上表面覆盖有一栅极1；优选的，栅氧化层2的材质为二氧化硅，栅极1为多晶硅栅；在本发明的实施例中，预先对该SiGe衬底进行了P型离子杂质的均匀掺杂；如图2所示，该SiGe衬底分为3个部分，用黑色虚线分别隔开，其中，位于最左侧部分的源区4的Ge含量为30％，位于中间的沟道区5的Ge含量为70％，位于最右侧漏区3的Ge含量为30％，即源区4和漏区3中Ge的化学摩尔比均小于沟道区5中Ge的化学摩尔比,且源区4和漏区3中Ge的化学摩尔比是相同的。具体的，进行工艺制造时，在晶圆上挑选<100>晶向作为沟道区5的方向，该沟道区5晶向为源区4指向漏区3的方向(如图2中所示箭头指向)，知道晶向的准确位置和方向后只要在光刻和版图等步骤中将<100>晶向定义成沟道的方向即可。
本发明的器件能带结构如图3示，源区4和漏区3的SiGe中Ge的含量是30％，沟道区5的SiGe中Ge的含量是70％，源区4和漏区3与中间沟道区5的异质结的结构带来了沟道区5价带的上移，而价带的上移能使空穴的发射速度和迁移率得到提升。在本发明的实施例中，整个SiGe衬底为均匀掺杂有硼的衬底，且硼的浓度为5e19/cm3。如图2和图3所示。
如图2所示，SiGe作为构成源区4、漏区3和沟道区5的材料，由于SiGe晶格常数比Si大，故可以提高载流子的迁移率。同时，<100>晶向的沟道区5能够抑制漏区3P型掺杂杂质的扩散，从而在器件刚打开或正常工作时，能增加漏区3掺杂杂质的浓度，减小寄生电阻。
实施例2：
如图2所示，本实施例涉及一种无结晶体管，在一SiGe衬底上形成有源区4和漏区3，在该源区4和漏区3之间构成一沟道区5，位于沟道区5的上表面设置有一栅氧化层2，且该栅氧化层2的上表面覆盖有一栅极1；优选的，栅氧化层2的材质为二氧化硅，栅极1为多晶硅栅；在本发明的实施例中，预先对该SiGe衬底进行了P型离子杂质的均匀掺杂；如图2所示，该SiGe衬底分为3个部分，用黑色虚线分别隔开，其中，位于最左侧部分的源区4的Ge含量为20％，位于中间的沟道区5的Ge含量为80％，位于最右侧漏区3的Ge含量为20％，即源区4和漏区3中Ge的化学摩尔比均小于沟道区5中Ge的化学摩尔比,且源区4和漏区3中Ge的化学摩尔比是相同的。具体的，进行工艺制造时，在晶圆上挑选<100>晶向作为沟道区5的方向，该沟道区5晶向为源区4指向漏区3的方向，知道晶向的准确位置和方向后只要在光刻和版图等步骤中将<100>晶向定义成沟道的方向即可。
本发明的器件能带结构如图3示，源区4和漏区3的SiGe中Ge的含量是20％，沟道区5的SiGe中Ge的含量是80％，源区4和漏区3与中间沟道区5的异质结的结构带来了沟道区5价带的上移，而价带的上移能使空穴的发射速度和迁移率得到提升。在本发明的实施例中，整个SiGe衬底为均匀掺杂有硼的衬底，且硼的浓度为5e19/cm3。如图2和图3所示。
如图2所示，SiGe作为构成源区4、漏区3和沟道区5的材料，由于SiGe晶格常数比Si大，故可以提高载流子的迁移率。同时，<100>晶向的沟道区5能够抑制漏区3P型掺杂杂质的扩散，从而在器件刚打开或正常工作时，能增加漏区3掺杂杂质的浓度，减小寄生电阻。
作为衬底的SiGe在不同区域，其Ge的含量也是有所不同的，源区4和漏区3中的Ge含量化学摩尔比在1％-100％，且源区4和漏区3中Ge的化学摩尔比是相同的，沟道区5的Ge含量化学摩尔比在1％-100％，其中源区4和漏区3中Ge的化学摩尔比是小于沟道区5中的Ge的化学摩尔比，这样的结构设计使得左右两边与中间沟道部分的异质结的结构带来中间沟道部分价带的上移，价带上移使空穴的发射速度和迁移率得到提升。
为了得到更好效果的无结晶体管，该晶体管的多晶硅栅长为35-45nm(例如38nm、40nm、42nm和45nm)；厚度为70-80nm(例如72nm、75nm、78nm和80nm)；由此可见SiGe衬底中沟道区5的长度与多晶硅栅的长度是相同的，作为栅氧化层的二氧化硅层2厚度为0.5-1.5nm(例如0.8nm、1nm、1.2nm和1.5nm)，优选的为1nm；该SiGe衬底的宽度为15-25nm(例如15nm、18nm、20nm或者25nm)，厚度为5-15nm(例如8nm、10nm、12nm和15nm)。
由上述实施例可知，将SiGe异质结结构应用到无结晶体管中，可以提高该晶体管空穴迁移率和驱动电流，同时采用<100>晶向作为晶体管沟道晶向，可以显著提高空穴迁移率以及降低寄生电阻，本发明将两者结合起来，从而大大提高了无结晶体管的空穴迁移率和驱动电流，且减小了寄生电阻。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (9)
1.一种无结晶体管，其特征在于，包括位于一SiGe衬底上的栅极，位于所述栅极底部两侧的衬底中形成有源区和漏区，所述源区和漏区之间形成有沟道区，且所述沟道区沿所述源区指向漏区的方向上的晶向为<100>；
其中，所述源区和漏区的Ge含量与所述沟道区的Ge含量不同，藉由SiGe衬底中制成的源区、漏区和沟道区以及栅极结成无结的场效应晶体管。
2.根据权利要求1所述的晶体管，其特征在于，所述源区和漏区中Ge的化学摩尔比小于所述沟道区中Ge的化学摩尔比。
3.根据权利要求1所述的晶体管，其特征在于，所述源区和漏区中Ge的化学摩尔比相同。
4.根据权利要求1所述的晶体管，其特征在于，所述栅极为多晶硅栅，所述栅氧化层的材质为二氧化硅。
5.根据权利要求1所述的晶体管，其特征在于，所述SiGe衬底为经过硼掺杂过的衬底，掺杂浓度为5e19/cm3。
6.根据权利要求1所述的晶体管，其特征在于，所述源区和漏区中Ge的化学摩尔比为1％-100％。
7.根据权利要求1所述的晶体管，其特征在于，所述沟道区中Ge的化学摩尔比为1％-100％。
8.根据权利要求1所述的晶体管，其特征在于，所述衬底为P型衬底。
9.根据权利要求1所述的晶体管，其特征在于，所述栅极包括位于衬底上的栅氧化层和位于该栅氧化层上的多晶硅栅。
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