CN103413829B - 一种u型围栅隧穿晶体管器件及其制造方法 - Google Patents

Abstract

本发明属于20纳米以下半导体器件技术领域，具体涉及一种隧穿晶体管器件及其制造方法。本发明的U型的围栅隧穿晶体管器件，将多栅结构与U型沟槽结构结合在一起，使栅电极在三个方向包裹住电流沟道，可以得到更小的关断电流，同时，使栅电极包围源区，增加了源区和栅电极重叠的面积，进而增加了线性隧穿的面积，从而可以得到更大的开启电流。进一步地，本发明对原有的FinFET工艺加以改进以适应U型沟槽的形成，使得U型的围栅隧穿晶体管器件可以得到更广泛的应用。

Description

一种U型围栅隧穿晶体管器件及其制造方法

技术领域

本发明属于半导体器件技术领域，具体涉及一种隧穿晶体管器件及其制造方法。

背景技术

近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。可是随着半导体芯片集成度的不断增加，MOS（金属-氧化物-半导体）晶体管的沟道长度也在不断的缩短，当MOS晶体管的沟道长度变得非常短时，短沟道效应会使半导体芯片性能劣化，甚至无法正常工作。

解决上述问题的方案之一就是采用隧穿场效应晶体管（TFET）结构，TFET器件本质上为一个有栅控的反偏PIN二极管。一个典型的平面沟道的TFET器件沿沟道长度方向的截面图如图1所示，它包括在半导体衬底101之上形成的栅介质层104和多晶硅栅极105、以及在衬底101内所述栅极的两侧分别形成的N⁺掺杂区102和P⁺掺杂区103。其中，N⁺掺杂区102为器件的漏区，工作时加正向偏置，P⁺掺杂区103为器件的源区，工作时加负向偏置。

TFET器件是一种漏电流非常小的晶体管，可以进一步缩小电路的尺寸、并大大降低芯片的功耗，在小尺寸器件上具有非常好的应用前景，但是TFET器件有着驱动电流小的瓶颈，这限制了TFET器件的广泛应用。

发明内容

有鉴于此，本发明的目的在于提出一种U型的围栅隧穿晶体管器件，能够在降低隧穿晶体管漏电流的同时，还能提高其驱动电流，适于20纳米以下工艺，本发明还提供该U型的围栅隧穿晶体管器件的制造方法。

本发明提出的U型围栅隧穿晶体管器件，包括：

一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底内形成的具有第一种掺杂类型的源区和具有第二种掺杂类型的漏区；

在所述半导体衬底内、介于所述源区与漏区之间形成的U型凹槽；

在所述半导体衬底内、所述U型凹槽的底部形成的U型沟道区；

覆盖所述U型凹槽形成的栅介质层，且在器件的沟道长度方向的两侧所述栅介质层包围所述U型沟道区和所述源区；

覆盖所述栅介质层形成的栅电极，且在器件的沟道长度方向的两侧所述栅电极包围所述U型沟道区和所述源区。

如上所述的U型的围栅隧穿晶体管器件，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。

本发明还提出上述U型的围栅隧穿晶体管器件的制造方法，具体步骤包括：

在提供的半导体衬底中形成浅沟槽隔离结构；

在所形成结构的暴露表面上淀积一层氮化硅，并通过光刻工艺和刻蚀工艺形成图形；

以所述氮化硅薄膜为掩膜、在所述半导体衬底中形成具有第一种掺杂类型的掺杂区；

在所形成结构的暴露表面上淀积一层氧化硅，并通过光刻工艺定义出器件源区的位置，然后湿法刻蚀所淀积的氧化硅薄膜，此时浅沟槽隔离结构也会被部分刻蚀掉；

以氮化硅薄膜和刻蚀后剩余的氧化硅薄膜为掩膜干法刻蚀所述的半导体衬底；

湿法刻蚀暴露出的硅衬底以形成U型凹槽；

刻蚀掉氮化硅薄膜；

在暴露出的半导体衬底表面生长栅氧化层；

覆盖所述栅氧化层形成器件的栅电极；

通过光刻工艺和刻蚀工艺定义出器件漏区的位置；

在所述半导体衬底内形成具有第二种掺杂类型的漏区。

如上所述的U型的围栅隧穿晶体管器件的制造方法，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。

本发明的U型的围栅隧穿晶体管器件将多栅结构与U型沟槽结构结合在一起，使栅电极在三个方向包裹住电流沟道，可以得到更小的关断电流，同时，使栅电极包围源区，增加了源区和栅电极重叠的面积，进而增加了线性隧穿的面积，从而可以得到更大的开启电流。

本发明U型的围栅隧穿晶体管器件的加工方法借鉴了FinFET（Fin Field-EffectTransistor，鳍式场效晶体管)的加工工艺并加以改进：先刻蚀掉部分浅沟槽隔离结构来留出形成栅氧化层和栅电极的位置，然后再通过干法刻蚀和湿法刻蚀工艺来形成器件的U型凹槽。本方法利用比较成熟的加工工艺，使得U型的围栅隧穿晶体管器件方便制造，可以得到更广泛的应用。

附图说明

图1为现有技术的一种平面沟道的隧穿晶体管器件的剖面图。

图2、图3和图4为本发明所提出的U型的围栅隧穿晶体管器件的一个实施例的示意图。

图5-图11为制造本发明的U型的围栅隧穿晶体管器件的一个实施例工艺流程图。

具体实施方式

下面将参照附图对本发明的示例性实施方式作详细说明。在图中，为了方便说明，放大或缩小了不同层和区域的尺寸，所示大小并不代表实际尺寸，也不反映尺寸的比例关系。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。

图2是本发明所提出的U型的围栅隧穿晶体管器件的一个实施例的示意图，图3为图2所示的U型的围栅隧穿晶体管器件隐藏掉栅电极204后的示意图，图4为图3所示的结构隐藏掉栅介质层203后的示意图。如图2、图3和图4所示，本发明所提出的U型的围栅隧穿晶体管器件包括一个具有第一种掺杂类型的半导体衬底200，在半导体衬底200内形成有具有第一种掺杂类型的源区201和具有第二种掺杂类型的漏区202，在半导体衬底200内介于源区201和漏区202之间形成有一个U型沟槽，且在半导体衬底200内、所述U型沟槽的底部形成有器件的U型沟道区601，U型沟道区601是器件在进行工作时在半导体衬底200内形成的反型层。覆盖U型沟槽形成有器件的栅介质层203，且在器件的沟道长度方向的两侧栅介质层203包围U型沟道区601和源区201。覆盖栅介质层203形成有器件的栅电极204，且在器件的沟道长度方向的两侧栅电极204包围U型沟道区601和源区201。

半导体衬底200可以为硅或者为绝缘体上的硅。栅介质层203可以为氧化硅或者为具有高介电常数值的绝缘材料，比如为氧化铪。栅电极204可以为金属或者为掺杂的多晶硅。所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。

本发明的U型的围栅隧穿晶体管器件的栅电极在U型电流沟道区之上、以及在器件的沟道长度方向的两侧共三个方向包裹住U型电流沟道区，从而可以降低隧穿晶体管的关断电流。同时，本发明的U型的围栅隧穿晶体管器件的栅电极在U型凹槽的顶部、以及在器件的沟道长度方向的两侧将源区包围，增加了源区和栅电极重叠的面积，使得器件的线性隧穿区域的面积增大至普通隧穿晶体管器件的三倍，从而可以提高隧穿晶体管的驱动电流。

本发明的U型的围栅隧穿晶体管器件可以通过很多方法制造，以下所叙述的是制造本发明的U型的围栅隧穿晶体管器件的一个实施例工艺流程。

首先，如图5所示，使用第一块掩膜版，通过业界所熟知的浅沟槽隔离工艺在提供的具有第一种掺杂类型的半导体衬底200内形成浅沟槽隔离结构301。半导体衬底200比如为硅衬底，所述的第一种掺杂类型为p型，浅沟槽隔离结构301为氧化硅。

接下来，在所形成结构的暴露表面上淀积一层氮化硅薄膜302，然后使用第二块掩膜版并通过光刻工艺和刻蚀工艺刻蚀所形成的氮化硅薄膜302，以形成源区需要掺杂的图形。接着生长一层超薄的（比如为2纳米）的氧化硅薄膜（图中未示出），然后利用离子注入工艺在硅衬底200内形成具有第一种掺杂类型的源区201，在该离子注入过程中会导致沟道的掺杂，如图6所示。

接下来，在所形成结构的暴露表面上淀积一层氧化硅薄膜作为硬质掩膜304，接着使用第三块掩膜版通过光刻工艺定义出源区的位置，然后利用湿法刻蚀工艺刻蚀所形成的硬质掩膜304，此时，之前所形成形成的浅沟槽隔离结构301也会被部分刻蚀掉。接下来通过反应离子刻蚀工艺刻蚀暴露出的硅衬底200以形成U型沟槽，此时在源区的离子注入过程中导致的沟道的掺杂会在该刻蚀过程中被刻蚀掉，如图7a所示，图7b为图7a所示结构隐藏掉浅沟槽隔离结构301和硬质掩膜304后的结构示意图。

接下来，利用湿法刻蚀工艺刻蚀暴露出的硅衬底200，使得所形成的U型沟槽变得圆润，在该步刻蚀中，硅衬底会被一定程度的横向刻蚀。然后刻蚀掉氮化硅薄膜302和硬质掩膜304，如图8所示，图8为进行该步骤后所形成的结构隐藏掉浅沟槽隔离结构301后的结构示意图。

接下来，通过氧化工艺在暴露出的硅衬底200的表面生长一层氧化硅薄膜作为栅介质层203，栅介质层203会与同为氧化硅的浅沟槽隔离结构301连接在一起。然后再淀积一层多晶硅薄膜，并利用化学机械抛光技术将淀积的多晶硅薄膜进行平坦化以形成器件的栅电极204，如图9所示。在图9中，通过氧化工艺生长的氧化硅未作为栅介质层的部分与氧化硅材料的浅沟槽隔离结构一同标识为301。

接下来，在所形成结构的暴露表面上淀积一层光刻胶401，并使用第四块掩膜版通过光刻工艺定义出器件漏区的位置，然后以光刻胶401为掩膜刻蚀暴露出的氧化硅薄膜301，直至露出硅衬底200后停止刻蚀，然后进行第二种掺杂类型的离子注入在硅衬底200内形成器件的漏区202，如图10所示。

最后，剥除光刻胶401，接着在所形成结构的暴露表面上淀积一层氧化硅薄膜对器件进行隔离，新淀积的氧化硅薄膜与之前的栅介质层、浅沟槽隔离结构同为氧化硅材料，在此一同标识为301。然后使用第五块掩膜版并通过光刻工艺和刻蚀工艺形成接触孔，再通过淀积工艺和化学机械抛光工艺形成源区接触体501、栅极接触体502和漏区接触体503，如图11所示。

如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims (4)

1.一种U型围栅隧穿晶体管器件，包括：

一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底内形成的具有第一种掺杂类型的源区和具有第二种掺杂类型的漏区；

其特征在于，还包括：

在所述半导体衬底内、介于所述源区与漏区之间形成的U型凹槽；

在所述半导体衬底内、所述U型凹槽的底部形成的U型沟道区；

覆盖所述U型凹槽形成的栅介质层，且在器件的沟道长度方向的两侧所述栅介质层包围所述U型沟道区和所述源区；

覆盖所述栅介质层形成的栅电极，栅电极在U型沟道区之上，且在器件的沟道长度方向的两侧所述栅电极包围所述U型沟道区和所述源区。

2.根据权利要求1所述的U型围栅隧穿晶体管器件，其特征在于，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。

3.一种如权利要求1所述的U型围栅隧穿晶体管器件的制造方法，其特征在于，具体步骤包括：

在提供的半导体衬底中形成浅沟槽隔离结构；

在所形成结构的暴露表面上淀积一层氮化硅，并通过光刻工艺和刻蚀工艺形成图形；

以所述氮化硅薄膜为掩膜、在所述半导体衬底中形成具有第一种掺杂类型的掺杂区；

在所形成结构的暴露表面上淀积一层氧化硅，并通过光刻工艺定义出器件源区的位置，然后湿法刻蚀所淀积的氧化硅薄膜，此时浅沟槽隔离结构也会被部分刻蚀掉；

以氮化硅薄膜和刻蚀后剩余的氧化硅薄膜为掩膜干法刻蚀所述的半导体衬底；

湿法刻蚀暴露出的硅衬底以形成U型凹槽；

刻蚀掉氮化硅薄膜；

在暴露出的半导体衬底表面生长栅氧化层：覆盖所述U型凹槽形成的栅介质层，且在器件的沟道长度方向的两侧所述栅介质层包围所述U型沟道区和所述源区；

覆盖所述栅氧化层形成器件的栅电极：覆盖所述栅介质层形成的栅电极，栅电极在U型沟道区之上，且在器件的沟道长度方向的两侧所述栅电极包围所述U型沟道区和所述源区；

通过光刻工艺和刻蚀工艺定义出器件漏区的位置；

在所述半导体衬底内形成具有第二种掺杂类型的漏区。

4.根据权利要求3所述的U型围栅隧穿晶体管器件的制造方法，其特征在于，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。