SU841049A1 - Ячейка пам ти дл регистра сдвига - Google Patents
Ячейка пам ти дл регистра сдвига Download PDFInfo
- Publication number
- SU841049A1 SU841049A1 SU792819311A SU2819311A SU841049A1 SU 841049 A1 SU841049 A1 SU 841049A1 SU 792819311 A SU792819311 A SU 792819311A SU 2819311 A SU2819311 A SU 2819311A SU 841049 A1 SU841049 A1 SU 841049A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- shift register
- memory cell
- storage cell
- flip
- drs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА
1
Изобретение относитс к вычислительной и цифровой измерительной технике и м:ожет быть применено при конструировании различных устройств и приборов, в которых необходимо осуществить преобразование информации.
Известен регистр сдвига, содержащий в каждом разр де RS-триггер и три элемента И, щину передачи пр мого и обратного кода. Этот регистр сдвига осуществл ет сдвиг информации и ее обработку, например сложение 1.
Однако он не позвол ет производить умножение двоично-дес тичных чисел.
Наиболее близкой по технической сущности к предлагаемой вл етс чейка пам ти дл однофазного регистра сдвига, выполненна на D-триггерах с внутренней задержкой 2.
Недостаток известной чейки пам ти - трудность осуществлени операции умножени в двоично-дес тичном коде 8- 4-2-1.
Цель изобретени - расширение функциональных возможностей чейки пам ти за счет обеспечени операции умножени чисел в двоично-дес тичном коде.
Поставленна цель достигаетс тем, что в чейку пам ти дл регистра сдвига, содержащую последовательно соединенные по D-входам RS-триггера и DRS-триггеры и тактовую щину, введены элементы И и дещифраторы , выходы первого из которых соединены с R- и S- входами DRS-тJ)игrepoв, первые входы первого дещифратора подключены к пр мым и инверсным выходам RSтриггера и DRS-триггеров, выходы второго дешифратора соединены с одними из входов элементов И, другие входы которых подсоединены к тактовой шине, выход первого элемента И соединен с С-входами DRS-триггеров и первым выходом чейки пам ти, выход второго элемента И соединен со вторым входом первого дешифратора и вторым выходом чейки пам ти, инверсные выходы
5 RS-триггера и DRS-триггеров соединены со входами второго дешифратора.
На чертеже представлена функциональна схема пред тагаемой чейки пам ти.
0
Схема coдep5kит RS-триггер I, DRS-триггеры 2, 3 и 4, дешифраторы 5 и 6, элементы И 7 и 8, RS-триггер 9 последующей чейки пам ти, тактовую шину 10, выходы первого дешифратора 11 -16, пр мые и инверсные выходы триггеров 17-24.
Ячейка пам ти функционирует следующим образом.
Пусть в чейке пам ти находитс число в двоично-дес тичном коде 8-4-2-1. В том случае, если дешифратор 6 реализует функцию §-4 «8-4-2-1 и имеет единичный сигнал на пр мом выходе, тактовый импульс через элемент И 7 проходит на R-вход RSтриггеров 2-4 и производит сдвиг числа
Использование алементов И и дешифраторов в чейке пам ти обеспечивает возможность умножени чисел в двоично-дес тичном коде 8-4-2-1 на 2, что позвол ет упростить техническое решение схемы преобразовани информации.
Claims (2)
1.Грицевский П. М. и др. Основы автоматики , импульсной и вычислительной техники . М., «Советское радио, 1979, с. 160-
163.
2.Букреев И. Н. и др Микроэлектронные схемы цифровых устройств М., «Советское радио, 1975, с. 140 (прототип).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792819311A SU841049A1 (ru) | 1979-09-20 | 1979-09-20 | Ячейка пам ти дл регистра сдвига |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792819311A SU841049A1 (ru) | 1979-09-20 | 1979-09-20 | Ячейка пам ти дл регистра сдвига |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU841049A1 true SU841049A1 (ru) | 1981-06-23 |
Family
ID=20850488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU792819311A SU841049A1 (ru) | 1979-09-20 | 1979-09-20 | Ячейка пам ти дл регистра сдвига |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU841049A1 (ru) |
-
1979
- 1979-09-20 SU SU792819311A patent/SU841049A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4489393A (en) | Monolithic discrete-time digital convolution circuit | |
| US4369500A (en) | High speed NXM bit digital, repeated addition type multiplying circuit | |
| JPS64811A (en) | Pseudo random binary sequence generator | |
| JPS54109354A (en) | Digital filter | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| SU841049A1 (ru) | Ячейка пам ти дл регистра сдвига | |
| US3373269A (en) | Binary to decimal conversion method and apparatus | |
| SU1265762A1 (ru) | Устройство дл умножени | |
| ES8201342A1 (es) | Un sistema de memoria de un dispositivo acoplado en carga enserie-paralelo-serie | |
| JPS5748141A (en) | Address conversion system | |
| SU435519A1 (ru) | Преобразователь двоично-десятичного в двоичный и обратнокода | |
| SU594530A1 (ru) | Ячейка пам ти дл регистра сдвига | |
| SU888110A1 (ru) | Последовательное множительное устройство | |
| RU2054709C1 (ru) | Устройство для умножения чисел в позиционном коде | |
| SU841051A1 (ru) | Ячейка пам ти дл регистра сдвига | |
| SU968809A1 (ru) | Устройство дл сложени | |
| SU1262733A2 (ru) | Преобразователь двоично-дес тичных чисел в двоичные | |
| SU920710A1 (ru) | Сумматор последовательного действи | |
| SU1162040A1 (ru) | Цифровой накопитель | |
| SU491950A1 (ru) | Двоичный арифметический блок | |
| SU491129A1 (ru) | Устройство дл возведени двоичных чисел в третью степень | |
| SU1215162A1 (ru) | Цифровой генератор синусоидальных сигналов | |
| SU480081A1 (ru) | Цифровой веро тностный фильтр | |
| SU1388850A1 (ru) | Устройство дл сложени и вычитани чисел по модулю Р | |
| SU1043638A1 (ru) | Накапливающий сумматор |