SU920710A1 - Сумматор последовательного действи - Google Patents

Description

(54) СУММАТОР ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ

1

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устдойстеах ЭВМ и устройствах обработки цифровой информации.

Известен сумматор последовательного действи , состо щий из двух комбинационных полусумматоров, двух элементов задержки и трех элементов И 1 .

Недостатком его  вл етс  большой объем оборудовани .

Известен также сумматор последовательного действи , содержащий два комбинационных полусумматора, элемент задержки, элемент И и элемент ИЛИ 2 .

Недостатками его  вл ютс  большой объем оборудовани  и низкое быстродействие , так как длительность одно- го такта сложени  в нем определ етс  временем прохождени  сигнала через четыре уровн  логических схем и линию задержки.

Цель изобретени  - изменение :аппаратурных затрат и повышение быстродействи  сумматора.

Указанна  цель достигаетс  тем, что сумматор последовательного действи , содержащий элемент задержки и полусумматор, входы которого соединены со входами сумматора, содержит также элемент ИЛИ-НЕ и сумматор по

10 модулю два, а элемент задержки выполнен в виде D-триггера, причем выход переноса полусумматора подключен к информационному входу О-триггера , вход синхронизации которого

Claims (1)

15 соединен с выходом элемента ИЛИ-НЕ первый вход которого соединен с шиной тактовых сигналов сумматора, а второй вход подключен к выходу суммы полусумматора и соединен е первым вхо20 дом сумматора по модулю два, второй вход которого соединен с выходом D-триггера, а выход - с выходом сум .мато)а. 3 На чертеже приведена функциональ на  схема сумматора последовательно го действи . Сумматор содержит полу сумматор 1,, D-триггер 2, элемент ИЛИ-НЕ 3 и сумматор 4 по модулю два Один из входов элемента 3 соединен с шиной 5 тактовых сигналов. Работает устройство следующим образом. Триггер 2 перед началом работы устанавливаетс  в состо ние О, В каждом такте суммировани  на информационные входы сумматора посту ,пают одноимённые разр ды двоичных кодов слагаемых, С выхода переноса полусумматора 1 на информационный вход триггера 2 поступает сигнал переноса в следующий разр д. Если на вход сумматора поданы одинаковые значени  разр дов слагаемых (ОО или 11), то сигнал на выходе суммы полусумматора 11 разрешит прохождение тактового импульса через элемент ИЛИ-НЕ 3 на тактовый вход три гера 2, который осуществит запись значени  переноса в триггер. Если значени  разр дов слагаемых различ ны триггер 2 сохран ет предыдущее состо ние. На выход сумматора поступает сумма по модулю два, значени  поразр дной суммы и переноса полученного в предыдущем разр де, В последнем (П+1) -ом такте работы сумматора (п - число разр дов кодо слагаемых) на его информационные в ды поступают нулевые коды, а на 4 выход сумматора поступает сигнал, соответствующий состо нию триггера 2, Формула изобретени  Сумматор последовательного действи , содержащий элемент задержки и полусумматор, входы которого соединены с входами сумматора, отличающийс  тем, что, с целью сокращени  аппаратурных затрат и повышени  быстродействи , он содержит элемент ИЛИ-НЕ и сумматор по модулю два, а элемент задержки выполнен в виде D-триггера, причем выход переноса полусумматора подключен к информационному входу |)-триггера, вход синхронизации которого соединен с выходом элемента ИЛИ-НЕ, первый вход которого соединен с шиной тактовых сигналов сумматора, а второй вход подключен к выходу суммы полусумматора и соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом D Триггера, а выход - с выходом сумматора. Источники информации, прин тые во внимание при экспертизе 1,Шигин А,Г. Цифровые вычислительные машины (элементы и узлы), М,, Энерги , 1971, с. 2U, рис,9-22, 2,Папернов А,А, Логические основы цифровой вычислительной техники, М,, Советское радио, 1972, с, U8, рис,2 (прототип),