SU1262733A2 - Преобразователь двоично-дес тичных чисел в двоичные - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может Пыть использовано в спе1и1ализироваиных и универсальных вьгчиcлитeльFIыx устройствах . Цель изобретени  - расширение класса решаемьк задач за счет возможности преобразовани  в восьмеричный избыточный код. Указанна  цель достигаетс  за счет дополнительного введени  в преобразователь сумматора, Двух регистров, двух триггеров, трех злементов задержки, двух элементов И-ИЛИ, двух -элементов ШИ, трех элементов И и трех элементов НЕ. Изобретение  вл етс  дополнительным к авт. св. № 742924. 1 ил.

Description

(Л

сг

ю

О5

ьо VI

оо оо

NJ Изобретение относитс  к вьпислитель ой технике, может быть нспольз вано в специализированных и универсальных вычислительных устройствах к  вл етс  усовершенствованием уст ройства цо авт. св. № 742924. Цель изобретени  - расширение класса решаемых задач за счет возможности преобразовани  в восьнерич НЬЙ избыточный код. На чертеже представлена схема предлагаемого преобразовател  Схема содержит первый сумматор 1, элемент 2 задержки, сдвиговый регистр 3, элементы И-ИЛИ 4-6, трехразр дный регистр 7 сдвига, четырех разр дньй регистр 8. сдвига, одновиб ратор 9, элементы И 10-12, триггеры 13 и 14, регистры 15 и 16, элементы ИЛИ 17 и 18, элементы 19-21 задержки , второй сумматор 22, элементы НЕ 23-25, элементы И-ШШ 26 и 27, входы 28-32, выходы 33-36 преобразо вател . Выход суммы сумматора 1 преобразовател  двоично- чес тичных чисел в двоичные соединен с входом элемен та И 10 и D-входом триггера 13. Вто рой вход элемента И и С-вход тригге ра 13 соединены с входами 28 и 29 Устройства соответственно. Выход Элемента И 10 соединен с информацио ным входом трехразр дного регистра 15. Вход управлени  сдвигом в регис ре 15 соединен с входом 30 устройства . Выходы разр дов регистра 15 соедин ютс  с входами трехразр дног регистра 16. Вход управлени  записью регистра 16 соединен с входом 31 устройства. Выходы разр дов регистра 16 через элемент ИЛИ 17 и элемент 19 задержки соединены с S-входом RS-триггера 14. R-вход триггера 14 соединен с входом 32 устройства. Первый (младший), второй и трети разр ды регистра 16 соединены с входами первого, второго и третьего разр дов четырехразр дного сумматор

+5 +10 -1-2 -3 -4 0101 01000011 0010 0001-0000 1111 1110 1101 1100 В вспомогательной коде:

1-4 +3 2 -1-1 О -1 -2 .-3 0100 0011 0010 0001 0000 1111 1110 1101 22 и входами элементов НЕ 23-25. выходов регистра 16 считываютс  ри младших разр да(а , а и а,) неоткорректированной восьмеричной цифры. Четвертьй старший разр д ее а формируетс  в элементе И-ИЛИ 26 по алгоритму; а. а ,. С выхода элемента И-ШШ 26 а поступает на вход четвертого разр да сумматора 22. Конъюнкци  единичных выходов триггеров 13 и 14 сформированна  элементом И 11, поступает на второй вход младшего разр да сумматора 22. В элементе И 12 и элементе И-ИЛИ 27 формируютс  соответственно положительный перенос П и отрицательиьй перенос П в. старший восьмеричньй разр д, причем: П ,; ,3tT ga3Va3 a,T,,VT,,y ,( где.Т,з , ly , Т и Т - единичный и инверсный . выходы триггеров 13 и 14; сформированные переносы задерживаютс  в элементах 20 и 21 задержки на три такта (на один восьмеричный разр д) и через элемент РШИ 18 поступают на третий вход младшего разр да сумматора 22. Отрицательный перенос из элемента 21 задержки поступает на вторые входы второго, третьего и четвертого разр дов сумматора 22. Выходы разр дов 22  вл ютс  выходами 33-36 устройства. Устройство работает следующим образом. В преобразователе формируетс  дополнительный двоггчньй код масштабированной величины младшими разр дами вперед. С помощью дополнительных элементов он преобразуетс  в избыточный восьмеричный код. В по следнем используетс  основное и вспомогательное кодирование, Б основном коде восьмеричные цифры представл ютс  следующим образом: В преобразователь двоично-дес ти ные цифры поступают последовательно После поступлени  каждой цифры на вход -29 в такте, отведенном дл  передачи знака, подаетс  сигнал записи , поступающий на D-вход триггера 13, поэтому в триггер запишетс  знак преобразуемого числа еще до завершени  преобразовани . После завершени  преобразовани  на вход 28 поступает сигнал разрешени  выда чи восьмеричного кода длительностью в один цикл. По этому сигналу элемент И 10 открываетс  не мен  сь, К моменту прихода триады, следущей за первой, отличной от нул , триггер 14 переходит в единичное состо ние. Алгоритм формировани  восьмеричной цифры не мен етс . Оче редна  восьмерична  цифра складываетс  с переносом И или П в сумматоре 22, Если преобразуемое число ее имеет знак -, сумма цифры и переноса увеличиваетс  на единицу младшего разр да, формируемзто элементом И 11, В результате формирова ние восьмеричной. 11ИФРЫ на выходах (S , Sj, 3,2, S ) и двоичньп код числа поступает на вход регистр 15, на вход управлени  сдвигом кото рого поступает непрерывна  тактова  сери , В первом, втором и третьем такта цикла в регисгр 15 запишутс  три младших разр да двоичного числа, которые затем по сигналу зиписи, поступающему на вход 31, перепишутс  в регистр 16, В дальнейшем в регистр 16 записываетс  4-6 разр ды двоичного числа, которые оп ть перепишутс  в регистр 16, и так далее В результате на выходах регистра 16 формируетс  последоватёльно-парал-. лельньй код, и котором триады передаютс  последовательно друг за другом , а разр ды каждой триады - парал лельно Врем  передачи одной,триады составл ет три такта. Если младшие триады числа нулевые, триггер 12 (предварительно сброшенный в ноль |по входу 32) остаетс  в нуле, а. : П п- О, С вЬпсодов сумматоров считьшаетс  восьмеричный ноль 0000. Пусть в регистр 16 поступила перва  триада, отлична  от нул . Благодар  трехтакт ному элементу 19 задержки триггер 14 перейдет в единичное состо ние лишь к приходу следующей триады. На выходах регистра 16 и элемента И-ИЛИ 26 будет формироватьс  восьмерична  цифра, на выходах элементов И 12 и И-Ш1И 27 - переносы в соответствии с табл. 1, При поступлении на входы сумматора 22 первой восьмеричной цифры, отличной от нул , переносы II П на входах сумматора 22 отсутствуют и цифра проходит на входы устройства происходит в соответствии с табл, 2, Фбрмула изобретени  Преобразователь двоично-дес тичных чисел в двоичные по авт, ев, № 742924, отличающийс  тем, что, с целью расширени  класса решаемых задач за счет возможности преобразовани  в восьмеричный избыточный код, в него введены сумматор, два регистра, дна триггера, три элемента задержки, два элемента Н-ИПИ, два элемента ИЛИ, три элемента И, три элемента НЕ, причем выход суммы первого сумматора соединен с первыми входами первого триггера и первого элемента И, вторые входы которых соединены собтветственно с информационным входом и входом разрешени  вьщачи восьмеричного кода преобразовател , выход первого элемента И подключен к информационному входу первого регистра, вход управлени  сдвигом которого соединен с тактовым входом преобраз.овател , выходы разр дов первого регистра соединены с соответствующими информационными входами второго регистра, выходы которого через первый элемент ШШ подюпочены к входу второго элемента задержки, выходом соединенного с первым входом второго триггера, второй вход которого пб цключен к установочному входу преобразовател , выходы второго регистра соединены с первым, вторым и третьим входами второго сумматора, входами первого, второго и третьего элементов НЕ, с соответствующими входами четвертого и п того элементов И-ИЛИ, выходы первого, второго н третьего элементов liE подключены к входам п того элемента И-ИЛИ, выход четвертого элемента И-ИЛИ подключен к первому входу третьего элемента Инк четвертому входу второго сумматора второй вход третьего элемента И соединен с вторым выходом первого триггера, ; первый и второй входы второго элемента И соединены с первыми выходами первого и второго триггеров, выход второго элемента И соединен с п тым входом второго сумматора, выхоД третьего элемента И через тре- 10

о о о о о о

о

1

О О 1

О

1 1 О

1

1 1 10

п

о о 1 1 1 1 1

1 1

1111 1 1

1

1

о

О О О 1 О

1

о

1 1

о

о;, О

01

1t

1

i

О

t 1

1

о

о о о о 1 1 1 1 о о о о о о о о

о о о о о о о о о 1 1 1 1 о о о

о 1

о

1 1

1

1 о

о 1 1 о о

1

1 1

1111 тиЙ элемент задержки подключен к первому входу второго элемента ИЛИ, выход п того элемента И-ИЛИ через четвертый элемент задержки соединен с вторым входом второго элемента ИЛИ и с шестого по восьмой входами второго сумматора, выход второго элемента ИЛИ подключен к дев тому входу второго сумматора, выходы которого  вл ютс  выходами преобразовател , Т а б ji :и ц

Т а 6 л II ц а 2

Claims (1)

1. Ф σ р м у л а изобретения

   Преобразователь двоично-десятичных чисел в двоичные по авт. св. № 742924, отличающийся тем, что, с целью расширения класса решаемых задач за счет возможности преобразования в восьмеричный избыточный код, в него введены сумматор, два регистра, два триггера, три элемента задержки, два элемента И-ИЛИ, два элемента ИЛИ, три элемента И, три элемента НЕ, причем выход суммы первого сумматора соединен с первыми входами первого триггера и Первого элемента И, вторые входы которых соединены собтветственно с информационным входом и входом разрешения вьщачи восьмеричного кода преобразователя, выход первого элемента И подключен к информационному входу первого регистра, вход управления сдвигом которого соединен с тактовым входом преобразователя, выходы разрядов первого регистра соединены с соответствующими информационными входами второго регистра, выходы которого через первый элемент ИЛИ подключены к входу второго элемента задержки, выходом соединенного с первым входом второго триггера, второй вход которого подключен к установочному входу преобразователя, выходы второго регистра соединены с первым, вторым и третьим входами второго сумматора, входами первого, второго и третьего элементов НЕ, с соответствующими входами четвертого и пятого элементов И-ИЛИ, выходы первого, второго и третьего элементов НЕ подключены к входам пятого элемента И-ИЛИ, выход четвертого элемента И-ИЛИ подключен к первому .1262733 входу третьего элемента Инк четвертому входу второго сумматора, второй вход третьего элемента И соедйиек с вторым выходом первого триггера, ί первый и второй входы второго элемента И соединены с первыми выходами первого и второго триггеров, выход второго элемента И соединен с пятым входом второго сумматора, выход третьего элемента И 'через третий элемент задержки подключен к первому входу второго элемента ИЛИ, выход пятого элемента И-ИЛИ через четвертый элемент задержки соединен 5 с вторым входом второго элемента ИЛИ и с шестого по восьмой входами второго сумматора, выход второго элемента ИЛИ подключен к девятому входу второго сумматора, выходы которого являются выходами преобразователя.