SU763885A1 - Преобразователь кодов - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано в устройствах ввода-вывода и преобразовани  информации.

Известен преобразователь кодов из 5 двоичной системы в двоично-дес тичную 1 , .содержащий в каждой тетраде четырехразр дный триггерный регистр сдвига и корректирующий блок, состо щий из тринадцати комбинацион- Ю ных логических элементов. Это устройство реализует алгоритм преобразовани , заключакидийс  в сдвиге входного кода на один разр д по каждому такту преобразовани  и коррек- 15 ции полученного в результате сдвига двоично-дес тичного кода.

Известный преобразователь требует дл  своей реализации большое количчество оборудовани  и не обеспечива- 20 ет возможности преобразовани  последовательного кода Гре  в двоично-дес тичный код 8,- 4, 2, 1.

Цель изобретени  заключаетс  в уменьшении количества оборудовани  25 и обеспечении возможности преобразовани  последовательного кода Гре  в двоично-дес тичный код.

Цель достигаетс  тем, что в каждой тетраде шина установки режима 30

преобразовани  соединена с вторым входом первого триггера и с первым входом первого двухвходового элемента И-НЕ, выход, которого подключен к четвертому входу первого триггера. Пр мой вход тетрады св зан с п тым входом, а инверсивный вход - с третьим входом первого триггера. Шина синхронизации подсоединена к синхронизирующим входам первого, второго, третьего и четвертого триггеров, а шина логической единицы - к вторым входам второго, третьего и четвертого триггеров. Пр мой выход первого триггера соединен с его первым входом, с п тым входом второго триггера и с вторым входом первого двухвходового элемента И-НЕ, а инверсивный выход первого триггера - с третьим входом второго триггера и с первыми входами первого и второго трехвходовых элементов И-НЕ и четвертого двухвходового элемента И-НЕ. Пр мой выход второго триггера подключен к п тому входу третьего триггера и к второму входу второго трехвходового элемента И-НЕ, а инверсивный выход второго триггера - к третьему входу третьего триггера и к второму входу первого трехвходового элемента: .Пр мой выхо третьего триггера св зан с п тым входом четйёртого триггера и с третьими входами первого и второго трехвхо- довых элементов И-НЕ, а инверсивный выход третьего триггера - с третьим входом четвертого триггера и с первым входом второго двухвходового элемента И-НЕ. Пр мой и инверсивный выходы четвертого триггера,  вл ющиес  пр мым и инверсивным выходами тетрады, подсоединены соответственно к вторым входам четвертого и второго двухвходовых элементов И-НЕ. Выходы первого трехвходового элемента И-НЕ и второго двухвходового элемента И-НЕ подсоединены к входам третьего двухвходового элемента И-НЕ, выход которого св зан непосредственно с четвертым входом и через первый элемент НЕ с первым входом второго триггера. Выходы второго трехвходового элемента И-НЕ и четвертого двухвходового элемента И-НЕ подключены к входам п того двухвходового элемента И-НЕ, выход которого подсоединен непосредственно к первому входу и через второй элемент НЕ к четвертому входу третьего триггера. Выход третьего трехвходового элемента И-НЕ, подсоединенного входами к выходам первого трехвходового элемента И-НЕ и второго и четвертого двухвходовых элементов И-НЕ, св зан непосредственно с четвертым входом и через третий элемент НЕ с первым входом четвертого триггера. Выходы третьего двухвходового элемента И-Н и первого элемента НЕ  вл ютс  также инверсивным и пр мым выходами переноса данной тетрады.

Каждый разр дный триггер, на основе которых выполнен регистр сцвига , построем из п ти элемертов И-НЕ и элемента И-ИЛИ-НЕ. Первый вход триггера соединен с первым входом первого элемента И, вход щего в состав элемента И-ИЛИ-НЕ, второй вход триггера соединен с вторымвходом, а третий вход - с третьим входом этого же элемента. Четвертый вход триггера подключен к первому входу второго элемента И, вход щего в состав элемента И-ИЛИ-НЕ, п тый вход триггера подключен к второму, а логическа  единица - к третьему входу этого же элемента. Выход элемента И-ИЛИ-НЕ подсоединен к первому входу первого элемента И-НЕ и к BTODpMy входу п того элемента И-НЕ. Синхронизирующий вход триггера св зан с вторым входом первого элемента И-НЕ и с первым входом третьего элемента И-НЕ, выход которого соеди нен с третьим входом первого эле . мента И-НЕ, вторым входом четвертого элемента И-НЕ и первым входом

п того элемента И-НЕ. Выход п того элемента И-НЕ подключен к второму входу, третьего элемента И-НЕ, Выход первого элемента И-НЕ св зан с четвертыми входами первого и второго элементов И, вход щих в состав элемента И-ИЛИ-НЕ, и с вторым входом второго элемента И-НЕ, выход которого ,  вл ющийс  инверсивным выходом триггера, подсоединен к первому входу четвертого элемента И-НЕ.

0 Выход четвертого элемента И-НЕ  вл етс  пр мым выходом триггера и соединен с третьим входом второго элемента И-НЕ. Первый вход второго элемента И-НЕ и третий вход четвертого элемента И-НЕ  вл ютс  соответственно входами установки триггера в нуль и установки триггера в единицу.

На фиг. 1 представлена функциональна  схема одной тетрады преобразовател  кодов; на фиг. 2 - функциональна  схема триггера, используемого в преобразователе.

Тетрада преобразовател  кодов содержит четырехразр дный регистр сдвига 1 и корректирующий блок 2. Регистр Сдвига включает в себ  первый 3, второй . 4, третий 5 и четвертый б разр дные триггеры, ка одый из которых

Q имеет первый 7, второй 8, третий 9, четвертый 10, п тый 11 входы и вход 12 синхронизации. Корректирующий блок состоит из трехвходовых элементов И-НЕ 13-15, двухвходовых элементов И-НЕ 16-20 и элементов НЕ 21-23. Входы 24 и 25  вл ютс  пр мым и инверсивным входами тетрады, шина 26 шиной уотановки режима преобразовани , а шина 27 - шиной логической единицы. Выходы 28 и 29 представл ют

0 собой пр мой и инверсивный выходы тетрады, а выхо,ды 30 и 31 - выходы переноса.

Разр дный триггер фиг. 2J содержит элемент И-ИЛИ-НЕ 32, в который

5 вход т элементы И 33 и 34, трехвходовые логические элементы И-НЕ 35-37 и двухвходовые элементы И-НЕ 38 и 39. Входы 40 и 41  вл ютс  входами установки триггера в ноль и в единицу

Q соответственно.

При подаче, например, на входы 7 и 10 триггера сигналов, соответствующих пр мому и инвертированному значению одной логической переменной-. на входы 9 и 11 сигналов, соответствующих инвертированному и пр мому значению другой логической переменной , и при наличии на входе 8 сигнала логической единицы триггер по синхроимпульсу, поступающему на

0 вход 12, устанавливаетс  в состо ние , -соответствующее сумме по модулю два значений обеих логических переменных.

При нгшичии на входе 8 сигнала,

5 :::оответствующего логическому нулю. а на входах.10 и 11 сигналов, соот ветствующих логическрйединице, что означает равенство единице первой и равенство нулю второй логических переменных, триггер выполн ет Функ цию элемента задержки входной пере менной на один такт. Устройство работает следующим образом. Обратна  св зь с пр мого выхода триггера 3 непосредственно на его вход 7 и через управл емый по второму входу сигналом установки режима преобразовани  S элемент И-НЕ 16 на вход 10 этого триггера-обеспечивает при значении , соответ ствующем логической единице, ело- . жение по модулю два значени , соответствующего состо нию триггера в момент времени t, со значением входного стенала х на входе 1Г триггера в тот же момент времени t Таким образом, при наличии сигнала соответствующего логической единице , на шине 26 и, следовательно, на входе элемента И-НЕ 16, а также на входе 8 .триггера 3 тетрада преобразовател  осуществл ет сдвиг и оррекцию двоично-дес тичного кода тет рады по тактовым синхроимпульсам, а триггер 3 одновременно с этим выпол н ет операцию сложени  по модулю два значений входных сигналов Х и сигналов do, на выходе триггера 3 Так как переносы следующую тетраду представп дот собой позиционный двоичный код, то такой алгоритм работы триггера 3 необходим только в младшей тетраде при преобразовании последовательного кода Гре  в двоично-дес тичный код. Следовательно , при таком преобразовани на шину 26 младшей тетрады преобра .зовател  должен быть подан сигнал, соответствующий логической единице а на эти же шины всех последующих тетрещ преобразовател  должен быть подан сигнал, соответствующий логическому нулю, т.е. Ч, 1, а S О где к 2, 3, 4,... При преобразовании в двоично-дес тичный код позиционного двоичного кода необходиМО , чтоЪы Q дл  всех к 1, 2 J f л f « Пусть подлежаща  преобразованию в двоично-дес тичный код 8, 4, 2, комбинаци  кода Гре  следующа : 10110111, что соответствует двоично позиционному коду 11011010. Дес тич ным эквивалентом этого кбда  вл ет с  число 218, двоично-дес тичное представление которого 0010, 0001, 1000. Исходное сото ние преобразов тел  следующее: Qi. 0; 1 5, 1; Ф-.Л О, х 1 х„ 1 ... О, где Qy - состо ние триггера -i,j , L 3, 4, 5, 6 - позици  триггера в тетраде согласно обозначени м на фиг.1, j 1, 2, 3,.., - номер тетрады преобразовател . Таким образом, на входы 7 триггеров 3.J воздействуют сигналы, соответствующие логическому нулю, на вход 8 триггера 3.1 воздействует сигнал, соответствующий логической единице, а на входы 8 триггеров 3 всех последующих тетрад воздействуют сигналы,, соответствующие логическому нулю. На вход 9 триггера 3.1 воздействует сигнал, соответствующий логическому нулю, а на входы 9 триггеров 3 всех последующих тетрад воздействуют сигналы, соответствующие логической единице. Аналогично можно установить, что на входах 10 триггеров 3.J присутствуют сигналы единицы, на входе 11 триггера 3.1 - сигнал единицы, на входах 11 триггеров 3 остальных тетрад - сигналы нул , на входах 7 и 11 триггеров 4.J ,5.j , 6.j - сигналы нул , а на входах 8, 9, 10 этих триггеров - сигналы единицы. При таком начальном состо нии преобразовател  и в случае продвижени  преобразуемого кода старшими разр дами вперед при поступлении первого тактового синхроимпульса младша  тетраща переходит в состо ние 0001, а состо ни  остальных тетрад не измен ютс . Так как после этого ij,i .-. QM Д1 л - QSJ Ь.л ° (j 2, 3, 4. . .) ; :П Т- J. г - U f Х Х X., . . . О, то на входах 7, 8 и 9 триггера 3.1 присутствует сигнал единицы, на входах 10 и 11 триггера 3.1 - сигнал нул , на вход 9 триггера 4.1 воздействует сигнал логического нул , на вход 11 этого триггера - сигнал логической единицы, на входах 7-11 остальных триггеров значени  сигналов не измен ютс . Следовательно, после второго синхроимпульса младша  тетрада преобразовател  установлена в состо ние ООН, а состо ни  тетрад не измен ютс . Происход щее в результате изменени  состо ний разр дных триггеров изменение сигналов на их входах приводит к тому, что после третьего синхроимпульса тетрады преобразовател  устанавливаютс  в состо ние 0000, 0000,0110, после четвертого 0000 , 0001, ООН, после п того 0000 , 0010, 0111, после шестого 0000 ,0101, 0100j после седьмого 0001 ,0000, 1001, и, наконец, после восьмого синхроимпульса в регистре

сдвига хранитс  код 0010, 0001, 1000 что  вл етс  двоично-дес тичным представлением числа 218.

При преобразовании позиционного двоичного кода в двоично-дес тичный код устройство работает аналогично, однако при этом необходимо исключить операцию сложени  по модулю два значени  кода, хран щегос  в младшем разр дном триггере младшей тетрады преобразовател , с очередным значением разр да кода на входе преобразовател . Дл  этого на шине 26 установки режима преобразовани  должен быть установлен сигнал, соответствующий логическому нулю.

Преобразователь кода, выполненный согласно изобретению требует дл  своей реализации четыре разр дных триггера и одиннадцать логических элементов на каждую тетраду, т.е. на два логических элемента меньше , чем известное устройство, и позвол ет производить преобразование в двоично-дес тичный кол не только позиционного кода, но и кода Гре .

При преобразовании кода Гре  происходит повышение быстродействи  устройства за счет совмещени  преобразовани  кода Гре  в позиционный двоичный код с преобразованием последнего в двоично-дес тичный код.

Claims (2)

1. Преобразователь кодов, содержащий в каждой тетраде четырехразр дный триггерный регистр сдвига и корректирующий блок, выполненный на комбинационных логических элементах, отличающийс  тем, что, с целью уменьшени  количества оборудовани  и обеспечени  возможности преобразовани  последовательного кода Гре  в двоично-дес тичный код, шина установки режима преобразовани  со .единена с вторым входом первого триггера и с первым входом первого двухвходового элемента И-НЕ, выход которого подключен к четвертому входу первого триггера, пр мой вход тетрады св зан с п тым входом, а инверсивный вход - с третьим входом первого триггера, шича синхронизации подсоединена к синхронизирующим входам первого, второго, третьего и четвертого триггеров, а шина логической единицы - к вторым входам второго, третьего и четвертого триггеров, пр мой выход первого триггера соединен с его первым входом, с п тым входом второго триггера и с вторым входом первого двухвходового элемента И-НЕ, а инверсивный выход первого триггера - с третьим входом второго триггера и с первыми входами первого и второго трехвходовых элементов И-НЕ и четвертого двухвходового элемента И-НЕ, пр мой выход второго триггера подключен к входу третьего триггера и к второму входу второго трехвходового элемента И-НЕ, а инверсивный выход второго триггера к третьему входу третьего триггера и к второму входу первого трехвходового элемента И-НЕ, пр мой выход третьего триггера св зан с п тым входом четвертого триггера и с третьими входами первого и второго трехвходовых элементов И-НЕ, а инверсивный выход третьего триггера - с третьим входом четвертого триггера и с перВЕлм входом второго двухвходового элемента И-НЕ, пр мой и инверсивный выходы четвертого триггера,  вл ющиес  Пр мым и инверсивным выходами тетрады , подсоединены соответственно к вторым входам четвертого и второго двухвходовых элементов -И-НЕ, выходы первого трехвходового элемента И-НЕ и второго двухвходового элемента И-НЕ подсоединены к входам третьего двухвходового элемента И-Н выход которого св зан непосредственно с четвертым входом и через первый элемент НЕ с первым входом второго триггера, выходы второго трехвходового элемента И-НЕ и четвертого двухвходового элемента И-НЕ подключены к входам п того двухвходового элемента И-НЕ, выход которого подсоединеннепосредственно к перво входу и через второй элемент НЕ к четвертому входу третьего триггера, выход третьего трехвходового элемента И-НЕ, подсоединенного входами к выходам ..первого трехвходового элемента И-НЕ и второго и четвертого двухвходовых элементов И-НЕ, св зан непосредственно с четвертым входом и через третий элемент НЕ с первым входом четвертого триггера, а выходы третьего двухвходового элемента И-НЕ и первого элемента НЕ  вл ютс  также инверсивным и пр мым выходами переноса данной тетрады.

2. Преобразователь кодов по п. 1 отличающийс  тем, что разр дный триггер построен из п ти элементов И-НЕ и элемента И-ИЛИ-НЕ, причем первый вход триггера соединен с первым входом первог.о элемента И, вход щего в состав элемента И-ИЛИ-НЕ, второй вход, .триггера соединен с вторым входог, а третий вход - с третьим взводом этого же элемента, четвертый вход триггера подключен к первому входу второго элемента И, вход щего в состав элемента И-ИЛИ-НЕ, п тый вход триггера подключен к второму, а вход логической единицы - к третьему входу этого же элемента, выход элемента И-ИЛИ-НЕ подсоединен к первому входу первого элемента И-НЕ и к второму входу п того элемента И-НЕ, сиихронизИРУ клад и вход триггера св зан с BTOpfcJM входом первого элемента И-НЕ и с первым входом третьего элемента И-НЕ, выход которого соединен с третьим входом первого элемента И-НЕ, вторым входом четвертого элемента И-НЕ и первым входом п того элемента И-НЕ, выход которого подключен к второму входу третьего элемента И-НЕ, выход первого элемента И-НЕ св зан с четвертыми входами- первого и второго элементов И, вход щих в состав элемента И-ИЛИ-НЕ, и d вторым входом второго элемента И-НЕ, выход которого,  вл ющийс  инверсивным выходом триггера, подсоехсинен к первому входу четвертого элемента И-НЕ, выход которого  вл етс  пр мым выходом триггера и соединен с третьим входом второго элемента И-НЕ, первый вход второго элемента И-НЕ и третий вход четвертого элемента И-НЕ  вл ютс  соответственно входами установки триггера в нуль и установки триггера в единицу.

Источники информации, прин тые во внимание при экспертизе

1. Колпаков И. Ф. Никитюк И., М., Урманова Л. А. Преобразователь кодов мз двоичной системы двоичиодес тичную в стандарте КАМАК. Приборы и.техника эксперимента,

№ б, 1973,с. 70.