SU960807A2 - Функциональный преобразователь - Google Patents

Description

(54),ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относитс  к цифровой вычислительной технике и может найти применение дл  аппаратной реализации вычислени  функций.

По основному авт.св. №591861 известен функциональный преобразователь 1, содержащий три сумматоравычитател , два регистра, блок анализа и б-лок управлени . Выход первого сумматора-вычитател  соединен с входом блока анализа, первый выход которого подключен к входу блока управлени , а второй выход соединен с первыми входами сумматоров-вычитателей . Первый выход блока управле .ни  соединен с вторьлми входами сум-, маторов-вычитателей, а второй выход - с первыми входами регистров. Выход первого регистра соединен с третьим входов первого сумматоравычитател , выход второго регистра - с третьими входами второго итретьего сумматоров-вычитателей. Второй вход первого регистра и четвертые входы второго и третьего сумматоров-вычитателей соединены с первыми входами функционального преобразовател . Второй вход второго регистра и четвертый вход первого сумматора-вычитател  соединены с

вторым входом функционального преобразовател . Функциональный преобразователь предназначен дл  одновременного вычислени  двух функций

I (х - /) .|t

у )

Недостатком преобразовател   вл ютс  его ограниченные функциональные

10 возможности, так как он предназначен дл  вычислени  только двух функций.

Цель изобретени  - расширение класса решаемых задач за счет возможности дополнительного вычислени 

15 функций

л 1 -ZУ - X ,

Поставленна  цель достигаетс 

Claims (2)

1. 20 тем, что в функциональный преобразователь дополнительно введены четвертый и п тый cy 1мaтopы-вычитaтeли и блок дополнени , причем первые входы четвертого и п того сумматоров25 вычитателей соединены с вторым выходом блока анализа, вторые входы четвертого и п того сумматоров-вычитателей соединены с первым выходом блока управлени , третий вход чет30 вертого сумматора-вычитател  соединен с выходом второго регистра, тр тий вход п того сумматора-вичитате лд соединен с выходом первого реги ра, четвертые входы четвертого и п того сумматоров-вычитателей соед нены с В 21ходом блока дополнени , первый вход которого соединен с че пертым 13ХОДОМ третьего сумматоравычитател , а второй вход блока до полнени  - с третьим входом преобр зовател  , При этом блок дополнени  содержит триггер, элемент задержки, два -элемента И и элемент ИЛИ, причем первый вход блока дополнени  соединен с инверсным входом первого эле мента Н, пр мым входом второго эле мента И и через элемент задержки с первым входом триггера, второй вход которого  вл етс  вторым входом блока дополнени , выход тригге соединен с пр мым входом первого э мента И и с инверсным входом второ го элемента И, выходы элементов И соединены с входами элемента ИЛИ, выход которого  вл етс  выходом бло ка дополнени . Такое конструктивное схемо-техни ческое решение позвол ет путем введени  двух сумматоров-вычитателей и блока дополнени  в совокупности с другими блоками дополнительно вы чирл ть еще две функции. На фиг. 1 приведена структурна  схема функционального прео Зразовате л ; на фиг. 2 - структурна  схема блока дополнени . Функциональный преобразователь .содержит сук маторы-вычитатели 1-5 , регистры 6-7, блок 8 дополнени , блок 9 анализа и блок 10 управлени  Блок 8 дополнени  может быть выполнен либо в виде параллельной cxeNttJ, либо в виде последовательной схемы, котора  содержит триггер 11 элементы И 12-13,-элемент ИЛИ 14 и элемент 15 задержки. На первый вход 16 подаетс  последовательно, начина  с младьиего разр да, преобра зуемый код аргумента X. На второй вход 17 подаетс  импульс начальной установки, например стартовый импульс . Первый значащий разр д прохо дит через элемент И 13 на выход 18 и через элемент 15 задержки устанавливает триггер 11 в единичное состо ние. При по влении следующего значащего разр да на входе 16 на вы ходе 18 будет логический нуль, при по влении незначащего разр да - на выходе элемента И 12 и на выходе 18 возникает логическа  единица. Блок 8 дополнени  в виде последовательной схемы может быть выполнен и в ддругих вариантах. Входами преобразовател   вл ютс  входы 19-21. Вьаходы 22-25  вл ютс  выходами преобразовлтсг..  . Вычисление функциГ в данном функциональном преобразователе основано на одновременном решении системы разностных итерационных соотношений (алгоритма вычислени ) в итерационном процессе VvY -qjXa-iY.-.o. q..,,WHXr-l j 3 МИ , , , , X, . Zo-X; j.,-2,-(V3V2l U,4,U-cVjYi-, Uv, Vo-x; . -0 ,n - номер итерации; О,,п - вес или показатель итерации , - число разр дов аргумента . Рекуррентные соотношени  предложенного алгоритма обладают групповыми свойствами и вычисл ютс  одновременно в одном итерационном цикле, причем каждое соотношение может вычисл тьс  либо за один такт,.либо за n + m тактов, где m Dlog uL число дополнительных защитных разр дов регистров и сумтлаторов-вычитателей дл  компенсации погрешности от усечени  чисел при их с.дпихе. Соотношение Y-, реализуетс  в сум латоре-вычитателе 1, соотногление У в сумгдаторе-вычитателе 2 , соотношение Z J - в сумматоре-вычитателе 3, соотношение U; - в сум-маторе-вычитателе 4, соотношение j в сумматоре-вычитателе 5. Логическое уравнение Y,j 7 О решаетс  в блоке 9 анализа , где формируютс  сигналы Y.J -s О (первый выход) ,д-.и q q ,,. (второй и третий выходы. BeличинfcJ Х2 и получаютс  на выходах регистров б и 7 соответственно после окончани  итерации, причем перед первой итерацией сдвиг не производитс . Отрицательное значение аргумента X формируетс  в виде дополнительного кода на выходе блока 8 дополнени . Вычисление указанных функций в данном функциональном преобразователе осуществл етс  следующим образом. Первоначально в регистр б, в сумматоры-вычитатели 2 и 3 и в блок 8 дополнени  заноситс  код аргумента X, а в регистр 7 и в сумматор-вычитатель 1 заноситс  код ар:умента Y. По стартовому сигналу с входа 21 включаетс  блок 10 управлени  и .:а первом и втором выходах по вл етс  последовательность тактовмх .1;-.сов дл  продвижени  содержанш; регистров б и 7 на соответствукицие .);т|- cv/,маторов-вычитателей 1-5 и продвиже ни  информации в последних. При с;- +1 в сумматорах-вычита тел х 1 и 3 выполн етс  вычитание а в су1 Ф/ аторах-вычитател х 2, 4 и 5 - сложение. При q -1 режим р боты мен етс  на обратный. После выполнени  определенного числа итераций при равенстве нулю содержани  сумматора-вычитател  1 процесс вычислени  закончен. При этом в сумматоре-вычитателе 2 со 1 5 держитс  значение функции - (х в сумматоре-вычитателе 3 - значен 12. 1 функции -(х - у ), в сумматоре-вы 1 7, тателе 4 - значение функций -(у Л в сумматоре-вычитателе 5 - значени функции -(ху - X ). Максимальное врем  вычислени  четырех функций дл  параллельного решени  каждого соотношени  алгори ма равно в тактах у ах - 2 Максимальное врем  вычислени  четы рех функций дл  последовательного решени  каждого соотношени  равно тактах . ( + m 1) Однако благодар  асинхронному р жиму работы (путем прерывани  продасса вычислени  на итерации, при которой YJ 0), дл  большинства -значений аргументов врем  вычислени  значительно меньше максимально го значени . В общем случае погрешность вычи лени  указанных функций определ ет с  длиной разр дной сетки регистро и сумматоров-вычитателей, и в случае использовани  дополнительных р р дов m всегда меньше единицы посл него младшего разр да а. Формула изобретени  1. Функциональный преобразовате по авт.св. №591861, отличаю щийс  тем, что, с целью расширени  класса решаемых задач за счет возможности дополнительного вычислени  функций - и - , в неУ-X ГО введены четвертый и п тый сумматоры-вычитатели и блок дополнени , причем первые входы четвертого и п того сумматоров-вычитателей соединены с вторым выходом блока анализа, вторые входы четвертого и п того сумматоров-вычитателей соединены с первым выходом блока управлени , третий вход четвертого сумматоравычитател  соединен с выходом второго регистра, третий вход п того сумматора-вычитател  соединен с выходом первого регистра, четвертые входы четвертого и п того сумматоров-вычитателей соединены с выходом блока дополнени , первый вход которого соединен с четвертым входом третьего сумматора-вычитател , а второй вход блока дополнени  - с третьим входом преобразовател .
2. 2. Преобразователь по п.1, о т личающийс  тем, что блок дополнени  содержит триггер, элемент задержки, два элемента И и элемент ИЛИ, причем первый вход блока дополнени  соединен с инверсным входом первого элемента И, пр мым входом второго элемента И и через элемент задержки - с первым входом триггера, второй вход которого  вл етс  вторым входом блока дополнени , выход триггера соединен с пр мым входом первого элемента И и с инверсным входом второго элемента И, выходы элементов И соединены с входами элемента ИЛИ, выход которого  вл етс  выходом блока дополнени . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР №591861, кл. G 06 F 15/34, 1976.