SU750478A1

SU750478A1 - Преобразователь целых двоично- дес тичных чисел в двоичные

Info

Publication number: SU750478A1
Application number: SU782610715A
Authority: SU
Inventors: Виктор Иванович Омельченко
Original assignee: Таганрогский радиотехнический институт им. В.Д.Калмыкова
Priority date: 1978-05-04
Filing date: 1978-05-04
Publication date: 1980-07-23

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ЦЕЛЫХ ДВОИЧНО-ДЕСЯТИЧНБ1Х ЧИСЕЛ В ДВОИЧНЫЕ

I

Изобретение относитс к области автоматики и вычислительной техники и может быть использовано при построении устройств, осуществл ющих двоично-дес тичное преобразование информации.

Известен двоично-дес тичный преобразователь , содержащий два регистра сдвига, блоки коррекции и блок управлени 1.

Недостатком этого преобразовател вл етс большой объем аппаратуры.

Наиболее близким по технической сущности к предлагаемому вл етс преобразователь двоично-дес тичного кода в двоичный, содержащий первый и второй регистры сдвига , первый сумматор, блок управлени , четыре элемента И и первый элемент ИЛИ, первый вход которого соединен с выходом первого элемента И, выход первого элемента ИЛИ соединен с первым входом первого сумматора, второй вход которого соединен с выходом второго элемента И, первый выход первого регистра сдвига соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с первым входом второго регистра сдвига и вторым входом первого элемента ИЛИ, первый и второй выходы второго регистра

сдвига соединены соответственно с первыми входами первого и второго элементов И, первый выход блока управлени соединен со вторыми входами первого и третьего элементов И, второй выход блока управлени 5 соединен со вторым входом четвертого элемента И, вторые выходы первого регистра сдвига соединены с выходными щинами преобразовател 2.

Недостатком этого устройства вл етс относительно низкое быстродействие, св занное с тем, что в каждом цикле в преобразование вовлекаетс только одна нова двоично-дес тична тетрада.

Цель изобретени - увеличение скорости преобразовани .

Это достигаетс за счет того, что предлагаемый преобразователь содержит второй сумматор, коммутатор, блок пам ти, п тый элемент И и второй-элемент ИЛИ, входы которого соединены с первым и вторым выходами блока управлени , а выход соединен 20 со вторым входом второго элемента И, п рвый выход блока управлени соединен с первым входом п того элемента И, второй вход которого соединен с третьим выходом второго регистра сдвига, а выход соединен

с первым входом второго сумматора, второй вход которого соединен с выходом первого сумматора, выход второго сумматора соединен со входом первого регистра сдвига, входы коммутатора соединены с информационными шинами преобразовател , выход коммутатора соединен с первым входом блока пам ти, второй вход которого соединен с третьим выходом блока управлени , а выход блока пам ти соединен со вторым входом второго регистра сдвига.

На чертеже представлена функциональна схема предлагаемого преобразовател . Преобразователь содержит управл ющую шйну 1, блок 2 управлени , первый, второй, третий, четвертый и п тый элементы 3-7 И, элементы 8 и 9 ИЛИ, сумматоры (двоичные) 10 и 11, регистры 12 и 13 сдвига, выходные шины 14, блок 15 пам ти, коммутатор 16, информационные шины 17.

Управл юща шина 1 служит дл поступлени сигнала пуска на вход блока 2 управлени , обеспечивающего работу всего устройства в целом. Первый выход блока 2 управл ет передачей двоичного числа на этапе умножени и соединен с первыми входами первого 3, третьего 5 и п того 7 элементов И. Выход первого элемента 3 И соединен с первым входом первого элемента 8 ИЛИ. Первый выход блока 2 управлени соединен с первым входом второго элемента 9 ИЛИ. Второй выход блока 2 управлени подключен к второму входу второго элемента 9 ИЛИ и к первому входу четвертого элемента 6 И и управл ет суммированием на первом этапе преобразовани в каждом цикле. Выход второго элемента 9 ИЛИ подключен к первому входу второго элемента 4 И, передающего информацию без сдвига на первом этапе и со сдвигом на щесть позиций в сторону старщих разр дов на втором этапе каждого цикла. Выход первого элемента 8 ИЛИ соединен с первым входом первого двоичного сумматора 10 дл суммировани с, информацией, поступающей на его второй вход с выхода второго элемента 4 И. Информаци с выхода первого двоичного сумматора 10 поступает на первый вход второго двоичного сумматора 11, суммиру сь с информацией, поступающей на его второй вход с выхода п того элемента 7 И. Выход второго двоичного сумматора 11 соединен с входом первого регистра 12 сдвига, обеспечивающего циркул цию и хранение результатов суммировани . Первый и второй выходы первого регистра 12 сдвига соединены соответственно с выходными шинами 14 и вторыми входами третьего и четвертого элементов 5 и 6 И, обеспечивающих передачу входной информации без сдвига на первом этапе и со сдвигом на втором этапе. Выход третьего элемента 5 И соединен с первым входом второго регистра 13 сдвига, первый, второй и третий выходы которого выдают информацию , смещенную на щесть, п ть и две позиции, и соответственно соединены с вторыми входами второго 4, первого 3 и п того 7 элементов И. Третий выход блока 2 управлени соединен с первым входом блона 15 пам ти, второй вход которого соединен с выходом коммутатора 16, обеспечивающего чтение необходимого двоичного эквивалента. Вход коммутатора 16 соединен с выходными щинами 17, обеспечивающими поступление очередной пары преобразующих тетрад. Преобразование производитс по схеме Горнера в соответствии со следующим выражением:

Аг ((Э, 1100100 + Эг)1100100 -f + ....-f Эз+О . 1100100 -f Эу, где Ai -: искомое двоичное число;

Э -двоичный эквивалент преобразуемой пары тетрад;

j - число пар тетрад, определ емое из соотноЩени :

20

t-ЧИСЛО тетрад исходного числа. Преобразование двоично-дес тичного числа производитс в следующей последовательности .

На коммутатор 16 по щинам 17 последовательно пара за парой (начина со старщей пары) поступают тетрады преобразуемого двоично-дес тичного числа. Одновременно на блок 2 управлени по управл ющей

щине 1 поступает сигнал, запускающий все устройство в целом. Пусть преобразуетс втора пара тетрад, первый регистр 12 сдвига хранит результат преобразовани первой пары в первом цикле. На коммутатор 16 параллельным кодом по щинам 17 поступает

очередна пара преобразующих тетрад, код которой вл етс адресом, по которому выбираетс один из дев носто дев ти двоичных эквивалентов (по числу комбинаций цифр двух дес тичных разр дов от 01 до 99)

из блока 15 пам ти. Выбранный семиразр дный двоичный эквивалент поступает параллельным кодом во второй регистр 13 сдвига. Начинаетс первый этап второго цикла. Блок 2 управлени выдает сигнал разрешени на второй и четвертый элембнта 4 и 6 И. При этом содержимое первого и второго регистров 12 и 13 сдвига последовательным кодом поступает на первый и второй входы первого двоичного сумматора 10. Результат суммы поступает с выхода первого двоичного сумматора 10 на первый вход второго двоичного сумматора 11 и суммируетс с нулем, поступающим на второй его вход, так как элемент 7 И закрыт. С выхода второго сумматора 11 результат записываетс на первый регистр 12 сдвига.

Claims

После этого начинаетс второй этап второго цикла, осуществл ющий умножение на 1100100 (сто в двоичном коде). При этом четвертый элемент 6 И закрываетс , а помимо второго элемента 4 И открываютс первый 3, третий 5 и п тый 7 элементы И. Содержимое первого регистра 12 сдвига поступает в шестой разр д второго двоичного регистра 13, который смещает информацию на две, п ть и шесть позиций в сторону старших разр дов. Т. е. на втором этапе осуществл етс умножение на сто косвенным путем. Результат умножени последовательным кодом поступает на первый регистр 12 сдвига, где хранитс до следующего цикла. Описанный процесс приема очередной преобразуемой пары тетрад, чтени соответствующего ей двоичного эквивалента, суммировани его с содержанием первого регистра 12 сдвига, умножени полученной суммы осуществл етс еще j-3 цикла. Последний цикл отличаетс от остальных циклов тем, что умножени на сто не производитс . Съем двоичного числа производитс с первого регистра 12 сдвига. Предложенный преобразователь за счет умножени на сто вместо умножени на дес ть и одновременной обработки двух тетрад позвол ет в два раза повысить скорость преобразовани . Формула изобретени Преобразователь целых двоично-дес тичных чисел в двоичные, содержащий первый и второй регистры сдвига, первый сумматор , блок управлени , четыре элемента И и первый элемент ИЛИ, первый вход которого соединен с выходом первого элемента И, выход первого элемента ИЛИ соединен с первым входом первого сумматора, второй вход которого соединен с выходом второго элемента И, первый выход первого регистра сдвига соединен с первыми входами третьего 8 и четвертого элементов И, выходы которых соединены соответственно с первым входом второго регистра сдвига и вторым входом первого элемента ИЛИ, первый и второй выходы второго регистра сдвига соответственно соединены с первыми входами первого и второго элементов И, первый выход блока управлени соединен со вторыми входами первого и третьего элементов И, второй выход блока управлени соединен со вторым входом четвертого элемента И, вторые выходы первого регистра сдвига соединены с выходными щинами преобразовател , огличающийс тем, что, с целью увеличени скорости преобразовани , он содержит второй сумматор, коммутатор, блок пам ти, п тый элемент И и второй элемент ИЛИ, входы которого соединены с первым и вторым выходами блока управлени , а выход соединен со вторым входом второго элемента И, первый выход блока управлени соединен с первым входом п того элемента И, второй вход которого соединен с третьим выходом второго регистра сдвига, а выход соединен с первым входом второго сумматора , второй вход которого соединен с выходом- первого сумматора, выход второго сумматора соединен со входом первого регистра сдвига, входы коммутатора соединены с информационными шинами преобразовател , выход коммутатора соединен с первым входом блока пам ти, второй вход которого соединен с третьим выходом блока управлени , а выход блока пам ти соединен со вторым входом второго регистра сдвига. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 311474, кл. G 06 F 5/02, 1968.
2.Авторское свидетельство СССР № 329525, кл. G 06 F 5/02, 1969 (прототип).

CM

ГТГ -I--- - 1 ТII Т

о I I t I fj I и n I

O

X

CO

S«M