[go: up one dir, main page]

SE537601C2 - Kiselkarbidhalvledaranordning och förfarande för tillverkning av densamma - Google Patents

Kiselkarbidhalvledaranordning och förfarande för tillverkning av densamma Download PDF

Info

Publication number
SE537601C2
SE537601C2 SE1450265A SE1450265A SE537601C2 SE 537601 C2 SE537601 C2 SE 537601C2 SE 1450265 A SE1450265 A SE 1450265A SE 1450265 A SE1450265 A SE 1450265A SE 537601 C2 SE537601 C2 SE 537601C2
Authority
SE
Sweden
Prior art keywords
layer
recess
trench
forming
conductivity type
Prior art date
Application number
SE1450265A
Other languages
English (en)
Other versions
SE1450265A1 (sv
Inventor
Yuichi Takeuchi
Naohiro Suzuki
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of SE1450265A1 publication Critical patent/SE1450265A1/sv
Publication of SE537601C2 publication Critical patent/SE537601C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/051—Manufacture or treatment of FETs having PN junction gates
    • H10D30/0512—Manufacture or treatment of FETs having PN junction gates of FETs having PN homojunction gates
    • H10D30/0515—Manufacture or treatment of FETs having PN junction gates of FETs having PN homojunction gates of vertical FETs having PN homojunction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H10D30/831—Vertical FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

SAMMAN DRAG En halvledaranordning innefattar ett kiselkarbidhalvledarsubstrat (5), en transistor bildad i en cellregion (R1) av halvledarsubstratet (5), och en spanningsgenombrottsresistent struktur bildad i en region (R2) vilken omger en yttre periferi av cellregionen (R1). Halvledarsubstratet (5) innefattar ett substrat (1) av forsta konduktivitetsslag, ett driftskikt (2) av forsta konduktivitetsslag pa substratet (1) av forsta konduktivitetsslag, ett skikt (3) av andra konduktivitetsslag pa driftskiktet (2), och ett skikt (4) av forsta konduktivitetsslag pa skiktet (3) av andra konduktivitetsslag. Den spanningsgenombrottsresistenta strukturen innefattar ett forsta urtag (17) vilket omger den yttre periferin av cellregionen (R1) och nar driftskiktet (2), ett dike (13, 45) anordnat vid en sidoyta av urtaget (17) pa en innerperiferi av urtaget (17), och ett begravt skikt (15, 46) av andra konduktivitetsslag begravt i diket (13, 45) for att tillhandahalla sidoytan av det forsta urtaget (17).

Description

KISELKARBIDHALVLEDARANORDNING OCH FORFARANDE FOR TILLVERKNING AV DENSAMMA KORSREFERENS TILL RELATERAD ANSOKAN id="p-1"
[0001] Denna ans6kan är baserad p6 Japansk patentansokan nr. 2011-174774 ingiven 10 augusti, 2011, innehallet av vilken inforlivas hari genom referens.
TEKNISKT OMRADE id="p-2"
[0002] Foreliggande beskrivning avser en halvledaranordning av kiselkarbid (harefter refererad till som SIC) som har en yttre spanningsgenombrottresistent region runt en transistorcellregion dar JFET-celler, MOSFET-celler, eller liknande är bildade, och avser aven ett forfarande for tillverkning av densamma.
BAKGRUND id="p-3"
[0003] En SiC-halvledaranordning innefattande en JFET som har en dikesstruktur har varit kand (referera till, till exempel, patentdokument 1). I SiC-halvledaranordningen an ett N--typ driftskikt, en P+-typ forsta gateregion, och en N+-typ sourceregion formade i tur och ordning pa ett N+-typ SiC-substrat, ett dike som penetrerar dessa är bildad och darefter ett N--typ kanalskikt och en P+-typ andra gateregion an bildade i diket. En gatespanning anordnad till en gateelektrod som an elektrisk ansluten till den andra gateregionen kontrolleras sa att en drain-strom kan flOda mellan en sourceelektrod som an elektrisk ansluten till N+-typ sourceregionen och en drainelektrod som är elektrisk ansluten till N+-typ SiC-substratet. [0004] Det kan anses att nar en yttre spanningsgenombrottsresistent struktur är bildad i en sadan SiC-halvledaranordning som beskrivs ovan är en mesastruktur bildad genom att bilda ett urtag i en yttre region runt en transistorcellregion dar en JFET an bildad, och nar ett P-typ RESURF-skikt eller ett P-typ skyddsringsskikt är bildat vid en grans av urtaget. Aven om Ptyp RESURF-skiktet eller P-typ skyddsringsskiktet är bildat genom selektiv jonimplantering av P-typ-fororeningar efter att urtaget ar bildat sker det foljande problemet. Detta problem beskrivs med referens till FIG. 18A och 18B. id="p-5"
[0005] 1 FIG. 18A och 18B är tvarsnittsdiagram som illustrerar ett forfarande for att bilda ett P-typ RESURF-skikt som en yttre spanningsgenombrottsresistent struktur. Som visas i ritningarna, bildas en JFET grundstruktur genom att bilda ett N--typ driftskikt J2, en P+-typ forsta gateregion J3, och en N+-typ sourceregion J4 bildas i sin tur pa ett N+-typ SIC-substrat J1, bilda ett dike J5 som penetrerar dessa, och sen bilda ett N--typ kanalskikt J6 och ett P+-typ andra gateregion J7 bildas i diket J5. Darefter bildas ett urtag J8 som är djupare an N+- sourceregionen J3 genom selektiv etsning medelst mask. Darefter bildas ett urtag J9 som är djupare an den forsta gateregionen J3 genom selektiv etsning medelst en annan mask. Darefter bildas ett P-typ RESURF-skikt J10 genom selektiv jonimplantering av P-typ 10 fororeningar. id="p-6"
[0006] Vid denna tidpunkt kan det anses att P-typ RESURF-skiktet J10 kan formas genom normal jonimplantering i vilken jonimplantering av P-typ fororeningar utfors i en riktning som är normal till en substratyta sa som visas i FIG. 18A eller genom en lutad jonimplantering i vilken en jonimplantering av P-typ fororeningar utfors i en riktning som är lutad med en forutbestamd vinkel med avseende pa riktningen som är normal till substratet sa som visas i FIG. 18B. id="p-7"
[0007] Nar jonimplantering utfors i riktningen som är normal till substratytan, är dock inte P-typ RESURF-skiktet J10 bildat vid en sidoyta av urtaget J9 och vid en horndel som definierar en grans mellan sidoytan och en bottenyta av urtaget J9. Eftersom den forsta gateregionen J3 och P-typ RESURF-skiktet J10 är atskilda fran varandra pa sidoytan av urtaget J9 reduceras en draingenombrottsspanning vid tiden av AV (Eng. OFF) kraftigt till, exempelvis, 400V eller mindre. Det vill saga, eftersom P-typ RESURF-skiktet J10 inte existerar vid horndelen av urtaget J9 sker koncentration av elektriskt fait vid denna del sa att draingenombrottsspanningen kan reduceras. id="p-8"
[0008] A andra sidan, nar lutad jonimplantering utfors bildas P-typ RESRUF-skiktet vid sidoytan och hOrndelen av urtaget J9. Darfor kan draingenombrottsspanningen vid tiden kw AV Okas till, exempelvis, omkring 1300V. Eftersom det finns behov att utfora lutad jonimplantering i fyra riktningar i turordning runt transistorcellregionen dar JFET:en är bildad blir dock ett jonimplanteringsforfarande komplicerat och tidskravande. Som ett resultat akar tillverkningskostnaden av anordningen. id="p-9"
[0009] I ovanstaende redogorelse bildas P-typ RESURF-skiktet som en yttre spanningsgenombrottsresistent struktur. Detta är dock inte begransat till P-typ RESURFskiktet J10, och det samma galler nar en P-typ skyddsring bildas. 2 TIDIGARE KAND TEKNIK [0010] PATENTDOKUMENT Patentdokument 1: JP-A-2005-150352 SAMMANFATTNING AV UPPFINNINGEN id="p-11"
[0011] Mot bakgrund av ovanstaende är det ett syfte med foreliggande beskrivning att tillhandahalla en SiC-halvledare som har en yttre spanningsgenombrottsresistent struktur, vilken är bildad utan lutad jonimplantering och omger en yttre periferi av en transistorcellregion dar JFET eller liknande bildas, for att astadkomma en hog draingenombrottsspanning. id="p-12"
[0012] Enligt en forsta aspekt av foreliggande beskrivning innefattar en yttre spanningsgenombrottsresistent struktur bildad i en yttre spanningsgenombrottsresistent strukturregion eft forsta urtag, ett forsta dike och en elektriskt falt avlastande struktur. Det forsta diket omger en yttre periferi av en transistorcellregion och är djupare an ett forsta konduktivitetsskikt och ett andra konduktivitetsskikt for att na ett driftskikt. Det forsta diket är anordnat vid en sidoyta av det forsta urtaget pa en inre periferi av det forsta urtaget och omger den yttre periferin av transistorcellregionen. Den elektriskt falt avlastande strukturen har eft begravt skikt av andra konduktivitetsslag. Det begravda skiktet av andra konduktivitetsslag är begravt i det forsta diket och tillhandahaller sidoytan av det forsta urtaget. [0013] Eftersom sidoytan av det forsta urtaget är tillhandahallen av det begravda skiktet av andra konduktivitetsslag for att tillhandahalla den elektriskt falt avlastande strukturen avlastas koncentrationen av elektriskt falt vid hornet vilket definierar en grans mellan sidoytan och en bottenyta. Darfor flyttas en genombrottsposition till driftskiktet pa bottenytan av det forsta urtaget. Saledes avlastas elektriskt falt sa att en draingenombrottsspanning kan forbattras.
Eftersom strukturen är bildad genom att begrava det begravda skiktet av andra konduktivitetsslag i det forsta diket finns det inget behov av att utfora lutad jonimplantering. Darfor kan den yttre spanningsgenombrottsresistenta strukturen, vilken omger den yttre periferin av transistorcellregionen, utforas utan lutad jonimplantering och kan astadkomma en hag draingenombrottsspanning. 35 [0014] Enligt en andra aspekt av foreliggande beskrivning är ett andra urtag inkluderat. Det andra urtaget är djupare an en tjocklek av skiktet av forsta konduktivitetsslag och omger den yttre 3 periferin av transistorcellregionen. Det forsta urtaget är anordnat langre bort fran transistorcellregionen an det andra urtaget och djupare an det andra urtaget. Det forsta diket är anordnat vid en grans mellan det forsta urtaget och det andra urtaget. id="p-15"
[0015] Som beskrivs ovan, nar det andra urtaget är bildat är det foredraget att det forsta urtaget är anordnat langre boil fran transistorcellregionen an det andra urtaget. id="p-16"
[0016] Enligt en tredje aspekt av foreliggande beskrivning, är ett annat skikt av andra konduktivitetsslag bildat pa en narliggande sida av en bottenyta av det andra urtaget till det forsta urtaget och pa en narliggande sida av bottenytan av det forsta urtaget till det andra urtaget. Det eft annat konduktivitetsslagsskiktet är forenat till det begravda skiktet av andra konduktivitetsslag for att bilda ett RESURF-skikt av andra konduktivitetsslag vilket tillhandahaller den elektriskt fait avlastande strukturen. id="p-17"
[0017] Eftersom det ett annat konduktivitetsslagsskiktet pa den narliggande sidan av bottenytan av det andra urtaget till det forsta urtaget och det ett annat konduktivitetsslagsskiktet pa den narliggande ytan av bottenytan av det forsta urtaget till det andra urtaget är kontinuerligt forenade med varandra for att bilda P-typ RESURF-skiktet 20 kan en ideal draingenombrottsspanning vid tiden for AV sakerstallas. id="p-18"
[0018] Enligt en fjarde aspekt av foreliggande beskrivning är multipla forsta diken anordnade utat fran gransen mellan det forsta urtaget och det andra urtaget, och det begravda skiktet av andra konduktivitetsslag är bildat i varje av de forsta dikena for att bilda en skyddsringstruktur vilken tillhandahaller den elektrisk falt avlastande strukturen. 25 [0019] Som beskrivs ovan är skyddsringstrukturen bildad av det begravda skiktet av andra konduktivitetsslag i varje av de forsta dikena. Aven nar en sadan skyddsringstruktur är bildad kan det begravda skiktet av andra konduktivitetsslag vara anordnat vid sidoytan av det forsta urtaget genom att anvanda det forsta diket och det begravda skiktet av andra konduktivitetsslag. Saledes kan samma fordelar som den tredje aspekten erhallas. id="p-20"
[0020] Enligt en femte aspekt av foreliggande beskrivning är multipla forsta diken anordade mat fran gransen mellan det forsta urtaget och det andra urtaget, och det begravda skiktet av andra konduktivitetsslag är bildat i var och en av de forsta dikena for att bilda en skyddsringstruktur vilken tillhandahaller den elektriskt falt avlastande strukturen. id="p-21"
[0021] 4 Pa detta satt kan skyddsringsstrukturen bildas innanfor gransen mellan det forsta urtaget och det andra urtaget. I detta fall, nar det begravda skiktet av andra konduktivitetsslag är bildat pa ett begravt skikt av forsta konduktivitetsslag i det forsta diket, har skyddsringsstrukturen bildad i det andra urtaget det forsta diket, det begravda skiktet av fOrsta konduktivitetsslag, och de begravda skikten av andra konduktivitetsslag. Saledes är det andra konduktivitetsskiktet anordnat mellan de forsta dikena. lnte enbart det begravda skiktet av andra konduktivitetsslag, utan aven skiktet av andra konduktivitetsslag, fungerar som skyddsringsstrukturen, och ett avstand mellan dessa blir samma som en tjocklek av det begravda skiktet av forsta konduktivitetsslag enbart. I enlighet med detta är elektriskt falt i skyddsringsstrukturen reducerat sa att en stabil draingenombrottsspanning enkelt kan sakerstallas. id="p-22"
[0022] Enligt en sjatte aspekt av foreliggande beskrivning är de forsta dikena anordnade i nedstigande ordning av deras bredd i en utatriktning av transistorcellregionen. id="p-23"
[0023] Som beskrivits ovan kan de forsta dikena vara anordnade i nedstigande ordning av deras bredd i utatriktningen av transistorcellregionen. I detta fall nar ett forsta eller ett andra begravt konduktivitetsskikt som har en fororeningskoncentration lagre an den for det forsta begravda konduktivitetsskiktet eller andra begravda konduktivitetsskiktet är bildat fOre det begravda skiktet av andra konduktivitetsslag är bildat i varje av de forsta dikena kan djupen av de andra begravda konduktivitetsskikten gradvis minska. I en sadan struktur ar det elektriska faltet ytterligare avlastat vid tiden av AV. Saledes, jamfort med nar de andra begravda konduktivitetsskikten has samma djup, kan, aven nar storleken hos den yttre spanningsgenombrottsresistenta strukturregionen är liten, samma eller hogre draingenombrottsspanning sakerstallas. id="p-24"
[0024] Enligt en sjunde aspekt av foreliggande beskrivning är en JFET bildad i transistorcellregionen. JFET:en innefattar en forsta gateregion, en sourceregion, ett andra dike, ett kanalskikt av forsta konduktivitetsslag, en andra gateregion av andra konduktivitetsslag, en sourceelektrod och en drainelektrod. Den forsta gateregionen är tillhandahallen av skiktet av andra konduktivitetsslag. Sourceregionen är tillhandahallen av skiktet av forsta konduktivitetsslag. Det andra diket nar driftskiktet genom att penetrera skiktet av forsta konduktivitetsslag och skiktet av andra konduktivitetsslag. Kanalskiktet är bildat genom epitaxiell tillvaxt pa en innervagg av det andra diket. Den andra gateregionen är bildad pa kanalskiktet. Sourceelektroden är elektriskt ansluten till skiktet av forsta konduktivitetsslag. Drainelektroden ar elektrisk ansluten till ett substrat av forsta konduktivitetsslag. En source-till-drain-strom kontrolleras genom att kontrollera en potential av atminstone en av den forsta gateregionen och den andra gateregionen. [0025] Sa som beskrivits ovan kan fOreliggande beskrivning appliceras pa en SIC- halvledaranordning som har en JFET i transistorcellregionen. I detta fall kan det forsta diket och det begravda skiktet av andra konduktivitetsslag bildas genom att anvanda forfaranden i vilka det andra diket, kanalskiktet och den andra gateregionen bildas. Pa detta satt, eftersom eft tillverkningsforfarande vanligen anvands, kan den elektriskt falt avlastande strukturen bildas utan en okning i tillverkningsforfarandet.
Enligt en attonde aspekt av foreliggande beskrivning har det forsta diket och det andra diket samma djup, och det begravda skiktet av andra konduktivitetsslag är bildat pa ett begravt skikt av forsta konduktivitetsslag i det forsta diket. id="p-26"
[0026] Enligt en niode aspekt av foreliggande beskrivning är en MOSFET bildad i transistorcellregionen. MOSFET:en innefattar en basregion, en sourceregion, ett gateisolerande skikt, en gateelektrod, en sourceelektrod, en drainelektrod, ett andra dike, och ett djupskikt av andra konduktivitetsslag. Basregionen ár tillhandahallen av skiktet av andra konduktivitetsslag. Sourceregionen är tillhandahallen av skiktet av forsta konduktivitetsslag. Det gateisolerande skiktet är bildat pa en yta av basregionen mellan sourceregionen och driftskiktet. Gateelektroden är bildad pa en yta av det gateisolerande skiktet. Sourceelektroden ar elektriskt ansluten till skiktet av forsta konduktivitetsslag. Drainelektroden är elektrisk ansluten till ett substrat av forsta konduktivitetsslag. Det andra diket nar driftskiktet genom att penetrera skiktet av forsta konduktivitetsslag och skiktet av andra konduktivitetsslag. Djupskiktet av andra konduktivitetsslag är begravt i det andra diket.
En source-till-drain-strom kontrolleras genom att kontrollera en potential hos gateelektroden. id="p-27"
[0027] Sa som beskrivits ovan kan foreliggande beskrivning appliceras pa en SiChalvledaranordning som har en MOSFET i transistorcellregionen. I detta fall kan det forsta diket och det begravda skiktet av andra konduktivitetsslag bildas genom att anvanda forfaranden i vilka det andra diket och djupskiktet bildas. Pa detta satt, eftersom ett tillverkningsforfarande vanligen anvands, kan den elektriskt fait avlastande strukturen bildas utan en okning i tillverkningsforfarandet.
Enligt en tionde aspekt av foreliggande beskrivning har det forsta diket och det andra diket samma djup. 35 [0028] Enligt en elfte aspekt av fOreliggande beskrivning är ett annat dike format i transistorcellregionen och nar driftskiktet genom att penetrera skiktet av forsta 6 konduktivitetsslag och skiktet av andra konduktivitetsslag. Det gateisolerande skiktet och gateelektroden ar bildade i det ett annat diket sa att MOSFET:en har en dikesgatestruktur. Det eft annat diket av dikesgatesstrukturen ar djupare an det andra diket. id="p-29"
[0029] Sa som beskrivits ovan kan MOSFET:en bildad i transistorcellregionen ha en dikesgatestruktur. I detta fall är det andra diket i vilket djupskiktet är begravt djupare an det eft annat diket av dikesgatestrukturen. Saledes reduceras det elektriska faltet som anordnas till det gateisolerande skiktet vid tidpunkten for AV sa aft ett genombrott av det gateisolerande skiktet kan forhindras. id="p-30"
[0030] I den andra till den elfte aspekten beskrivna ovan är foreliggande beskrivning definierad som en anordning. Alternativt kan foreliggande beskrivning definieras som ett tillverkningsforfarande. ToIfte till tjugoandra apsekten motsvarar forfaranden for tillverkning av SiC-halvledaranordningar av den forsta till den elfte aspekten. id="p-31"
[0031] Enligt en tolfte aspekt av foreliggande beskrivning innefattar ett tillverkningsforfarande eft steg av att framstalla halvledarsubstratet, ett steg av att bilda ett forsta dike i den yttre spanningsgenombrottsresistenta strukturregionen pa sadant satt aft det forsta diket omger den yttre periferin av transistorcellregionen, ett steg av att bilda ett begravt skikt av andra konduktivitetsslag i det forsta diket, och ett steg av aft bilda eft forsta urtag vilket ar djupare an skiktet av forsta konduktivitetslag och skiktet av andra konduktivitetsslag och nar driftskiktet pa sadant satt att det forsta urtaget omger den yttre periferin av transistorcellregionen. I steget av att bilda det f6rsta urtaget ar det forsta diket anordnat vid en sidoyta av det forsta urtaget pa en innerperiferi av det forsta urtaget sa att sidoytan av det forsta urtaget ar tillhandahallen av det begravda skiktet av andra konduktivitetsslag for aft bilda en elektriskt fait avlastande struktur som har det begravda skiktet av andra konduktivitetsslag. Genom detta forfarande kan SiC-halvledaranordningen enligt den forsta aspekten tillverkas. id="p-32"
[0032] Enligt en trettonde aspekt av foreliggande beskrivning innefattar tillverkningsforfarandet vidare ett steg av att bilda ett andra urtag djupare an en tjocklek av skiktet av forsta konduktivitetsslag pa sadant satt att det andra urtaget omger den yttre periferin av transistorcellregionen. I steget av aft bilda det f6rsta urtaget ar det forsta diket anordnat vid en grans mellan det fOrsta urtaget och det andra urtaget sã att sidoytan av det forsta urtaget vid gransen mellan det forsta urtaget och det andra urtaget ar tillhandahallen av det begravda skiktet av andra konduktivitetsslag for att bilda den elektrisk falt avlastande 7 strukturen som har det begravda skiktet av andra konduktivitetsslag. Genom detta forfarande kan SiC-halvledaranordningen enligt den andra aspekten tillverkas. id="p-33"
[0033] Enligt en fjortonde aspekt av foreliggande beskrivning innefattar tillverkningsforfarandet vidare ett steg av att bilda ett andra konduktivitetsskikt p5 en narliggande sida av en bottenyta av det andra urtaget till det forsta urtaget och p5 en narliggande sida av en bottenyta av det forsta urtaget till det andra urtaget pa sadant satt att det andra konduktivitetsskiktet är anslutet till det begravda skiktet av andra konduktivitetsslag for att bilda ett RESURF-skikt av andra konduktivitetsslag vilket tillhandahaller den elektriskt falt avlastande strukturen. Steget av att bilda det andra konduktivitetsskiktet foljer efter steget av att bilda det forsta urtaget och steget av att bilda det andra urtaget och innefattar ett steg av att bilda en mask pa en yta av substratet och ett steg av att utfora jonimplantering av fororeningar av andra konduktivitetsslag i en riktning normal till substratet genom att anvanda masken. id="p-34"
[0034] Sa som beskrivits ovan är skiktet av andra konduktivitetsslag bildat genom att utfora jonimplantering av fororeningar av andra konduktivitetsslag i en riktning normal till substratet. Genom detta forfarande kan en SiC-halvledaranordning enligt den tredje aspekten tillverkas. [0035] Enligt en femtonde aspekt av foreliggande beskrivning bildas, i steget av att bilda det forsta diket, multipla forsta diken p5 sadant satt att de forsta dikena är anordnande ut5t fr5n gransen mellan det forsta urtaget och det andra urtaget, och i steget av att bilda det begravda skiktet av andra konduktivitetsslag bildas det begravda skiktet av andra konduktivitetsslag i vart och av de fOrsta dikena fOr att bilda en skyddsringsstruktur vilken tillhandahaller den elektrisk falt avlastande strukturen. Genom detta forfarande kan SiC- halvledaranordningen enligt den fjarde aspekten tillverkas. id="p-36"
[0036] Enligt en sextonde aspekt av foreliggande beskrivning bildas, i steget av att bilda det forsta diket, multipla fOrsta diken pa sadant satt att de fOrsta dikena är anordnande mat fran gransen mellan det forsta urtaget och det andra urtaget, och i steget av att bilda det begravda skiktet av andra konduktivitetsslag bildas det begravda skiktet av andra konduktivitetsslag i vart och ett av de forsta dikena for att bilda en skyddsringsstruktur vilken tillhandah5lIer den elektrisk falt avlastande strukturen. Genom detta forfarande kan SiChalvledaranordningen enligt den femte aspekten tillverkas. 35 [0037] Enligt en sjuttonde aspekt av foreliggande beskrivning bildas, i steget av att bilda det forsta diket, de forsta dikena sa att de forsta dikena är anordnade i nedstigande ordning av deras 8 bredd i en utatriktning av transistorcellregionen. Genom detta forfarande kan SiChalvledaranordningen enligt den sjatte aspekten tillverkas. id="p-38"
[0038] Enligt en artonde aspekt av fOreliggande beskrivning innefattar tillverkningsforfarandet vidare eft steg av att bilda en JFET i transistorcellregionen. JFET:en har en forsta gateregion tillhandahallen av skiktet av andra konduktivitetsslag och en sourceregion tillhandahallen av skiktet av forsta konduktivitetsslag. Steget av att bilda JFET:en innefattar ett steg av att bilda ett andra dike vilket nar driftskiftet genom att penetrera skiktet av forsta konduktivitetsslag och skiktet av andra konduktivitetsslag, ett steg av att bilda ett kanalskikt av forsta konduktivitetsslag genom epitaxiell tillvaxt pa en innervagg av det andra diket, ett steg av att bilda en andra gateregion av andra konduktivitetsslag pa kanalskiktet, ett steg av att bilda en sourceelektrod elektrisk ansluten till skiktet av forsta konduktivitetsslag, och ett steg av att bilda en drainelektrod elektrisk ansluten till substratet av forsta konduktivitetsslag. En sourcetill-drain strOm kontrolleras genom att kontrollera en potential av atminstone en av den forsta gateregionen och den andra gateregionen. Genom della forfarande kan SiC- halvledaranordningen enligt den sjunde aspekten tillverkas. id="p-39"
[0039] Enligt en nittonde aspekt av foreliggande beskrivning, nar JFET:en är bildad i transistorcellregionen, innefattar tillverkningsforfarandet vidare ett steg av att bilda ett begravt skikt av forsta konduktivitetsslag i det forsta diket. Steget av att bilda det begravda skiktet av andra konduktivitetsslag utf6rs efter steget av att bilda det begravda skiktet av forsta konduktivitetsslag. Steget av att bilda det forsta diket och steget av att bilda det andra diket utfors pa samma gang. Steget av att bilda det begravda skiktet av forsta konduktivitetsslag och steget av att bilda kanalskiktet utfors pa samma gang. Steget av att bilda det begravda skiktet av andra konduktivitetsslag och steget av att bilda den andra gateregionen utf6rs pa samma gang. I ett sadant tillvagagangssatt kan, eftersom ett tillverkningsforfarande vanligen anvands, den elektriskt falt avlastande strukturen bildas utan en okning i tillverkningsforfarandet. id="p-40"
[0040] Enligt en tjugonde aspekt av foreliggande beskrivning innefattar tillverkningsforfarandet vidare ett steg av att bilda en MOSFET i transistorcellregionen. MOSFET:en har en basregion tillhandahallen av skiktet av andra konduktivitetsslag och en sourceregion tillhandahallen av skiktet av f6rsta konduktivitetsslag. Steget av att bilda MOSFET:en innefattar eft steg av att bilda ett andra dike vilket nar driftskiktet genom att penetrera skiktet av forsta konduktivitetsslag och skiktet av andra konduktivitetsslag, ett steg av att bilda ett djupskikt av andra konduktivitetsslag i det andra diket, ett steg av att bilda ett gateisolerande skikt pa en yta av basregionen mellan sourceregionen och driftskiktet, ett steg av att bilda en 9 gateelektrod pa en yta av det gateisolerande skiktet, bilda en sourceelektrod elektriskt ansluten till skiktet av forsta konduktivitetsslag, och ett steg av att bilda en drainelektrod elektriskt ansluten till substratet av forsta konduktivitetsslag. En source-till-drain-strom kontrolleras genom att kontrollera en potential av gateelektroden. Genom detta fOrfarande kan SiC-halvledaranordningen enligt den nionde aspekten tillverkas. id="p-41"
[0041] Enligt en tjugoforsta aspekt av foreliggande beskrivning, nar MOSFET:en är bildad i transistorcellregionen, utfors steget av att bilda det forsta diket och steget av att bilda det andra diket pa samma gang, och steget av att bilda det begravda skiktet av andra konduktivitetsslag och steget av att bilda djupskiktet utfors pa samma gang. I ett sadant tillvagagangssatt kan, eftersom ett tillverkningsforfarande vanligen anvands, den elektriskt falt avlastande strukturen bildas utan en okning i tillverkningsforfarandet. id="p-42"
[0042] Enligt en tjugoandra aspekt av foreliggande beskrivning, nar MOSFET:en är bildad i transistorcellregionen, innefattar tillverkningsforfarandet vidare ett steg av att bilda ett annat dike i transistorcellregionen pa sadant satt att det ett annat diket är djupare an det andra diket och nar driftskiktet genom att penetrera skiktet av forsta konduktivitetsslag och skiktet av andra konduktivitetsslag. Det gateisolerande skiktet och gateelektroden bildas i det ett annat dike sa att MOSFET:en har en dikesgatesstruktur. Genom detta forfarande kan SiC- halvledaranordningen enligt den elfte aspekten tillverkas. id="p-43"
[0043] KORT BESKRIVNING AV RITNINGARNA Ovanstaende och andra syften, sardrag och fordelar av foreliggande beskrivning kommer bli mer uppenbara fran den foljande detaljerade beskrivningen gjord med hanvisning till de bifogade ritningarna. I ritningarna: FIG. 1A illustrerar toppytlayoutvy av en SiC-halvledaranordning som har en JFET enligt en forsta utforingsform av foreliggande beskrivning, och FIG. 1B är ett diagram som illustrerar en tvarsnittsvy langs linje IB-IB i FIG. 1A; FIG. 2 illustrerar en graf som visar ett resultat av en matning av ett forhallande mellan en fororeningskoncentration hos ett P+-typ skikt 15 och en draingenombrottsspanning; FIG. 3A, 3B och 30 illustrerar tvarsnittsvyer som visar tillverkningsforfaranden av SiChalvledaranordningen visad i FIG. 1A och 1B; FIG. 4A, 4B och 40 illustrerar tvarsnittsvyer som visar tillverkningsforfaranden av SiChalvledaranordningen fOljande FIG. 3A, 3B och 3C; FIG. 5 illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en JFET enligt en andra utforingsform av foreliggande beskrivning; FIG. 6 illustrerar en tvarsnittsvy som visar ett tillverkningsforfarande av SiChalvledaranordningen som visas i FIG. 5; FIG. 7 illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en JFET enligt en tredje utforingsform av foreliggande beskrivning; FIG. 8 illustrerar en tvarsnittsvy som visar ett tillverkningsforfarande av SiC- halvledaranordningen enligt FIG. 7; FIG. 9 illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en JFET enligt en fjarde ufforingsform av foreliggande beskrivning; FIG. 10 illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en MOSFET enligt en femte utforingsform av foreliggande beskrivning; FIG. 11A, 11B och 110 illustrerar tvarsnittsvyer som visar tillverkningsforfaranden av SiChalvledaranordningen som visas i FIG. 10; FIG 12A, 12B och 120 illustrerar tvarsnittsvyer som visar tillverkningsforfaranden av SiChalvledaranordningen som foljer FIG. 11A, 11B och 110; FIG. 13 illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en MOSFET enligt en sjatte utforingsform av foreliggande beskrivning; FIG. 14 illustrerar en tvarsnittsvy som visar ett tillverkningsforfarande av SiChalvledaranordningen som visas i FIG. 13; FIG. 15 illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en MOSFET enligt en sjunde utforingsform av foreliggande beskrivning; FIG. 16 illustrerar en tvarsnittsvy som visar ett tillverkningsforfarande av SiChalvledaranordningen som visas i FIG. 15; FIG. 17 illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en MOSFET enligt en attonde utforingsform av fOreliggande beskrivning; och FIG. 18A och 18B illustrerar tvarsnittsvyer som visar forfaranden for att bilda ett P-typ RESURF-skikt som en yttre spanningsgenombrottsresistent struktur.
UTFORINGSFORMER AV UPPFINNINGEN id="p-44"
[0044] Utforingsformer av foreliggande beskrivning beskrivs med referens till ritningarna i vilka hanvisningsbeteckningar indikerar samma eller ekvivalenta delar. id="p-45"
[0045] (Forsta ufforingsform) En SiC-halvledaranordning som har en JFET forklaras som ett exempel pa en SiC- halvledaranordning enligt en forsta utforingsform av foreliggande beskrivning. FIG. 1A och 1B är diagram som illustrerar en SiC-halvledaranordning som har en JFET enligt foreliggande utforingsform. FIG. 1A illustrerar en toppytlayoutvy, och FIG. 1B är en 11 tvarsnittsvy tagen langs linje IB-IB i FIG. 1A. En struktur av SiC-halvledaranordningen som har JFET:en enligt foreliggande utforingsform beskrivs nedan med hanvisning till dessa diagram. id="p-46"
[0046] Som visas i FIG. 1A och 1B innefattar strukturen en transistorcellregion (JFET bildande region) R1 dar JFET-celler är bildade och en yttre spanningsgenombrottsresistent strukturregion R2 anordnad runt en yttre periferi av transistorcellregionen R1. I transistorcellregionen R1 ar begravda epitaxiella regioner R3, vilka ar gatestrukturer bildade genom att fylla diken med epitaxiella skikt, anordnade i ett randmonster. Den yttre spanningsgenombrottsresistenta strukturregionen R2 omger transistorcellregionen R1. id="p-47"
[0047] SiC-halvledaranordningen ar bildad genom att anvanda ett halvledarsubstrat 5 som har en flerskiktsstruktur innefattande ett N+-typ substrat (ett substrat av forsta konduktivitetsslag) 1, ett N--typ driftskikt 2, ett P+-typ skikt (skikt av andra konduktivitetsslag) 3, och ett Nr-typ skikt (ett skikt av forsta konduktivitetsslag) 4. Exempelvis har N+-typ substratet 1 en koncentration av N-typ fororening av 1x19 cm-3 eller mer. Exempelvis är en koncentration av N-typ fororening hos N--typ driftskiktet 2 lagre an den for N+-typ substratet 1 och stracker sig fran lx till 5x1 016 cm-3. Exempelvis har P+-typ skiktet 3 en koncentration av P-typ fororening av fran 1x18 till 5x1 019 cm-3. Exempelvis ar en koncentration av N-typ fOrorening hos Nr-typ skiktet 4 hogre an den hos N--typ driftskiktet 2 och stracker sig fran 1x18 till 5x2° cm-3. id="p-48"
[0048] I SiC-halvledaranordningen ar transistorcellregionen R1 dar manga JFET-celler ar bildade anordnad pa centrumsidan av halvledarsubstratet 5, och den yttre spanningsgenombrottsresistenta strukturregionen R2 ar anordnad att omge transistorcellregionen R1. id="p-49"
[0049] Ett dike 6 ar bildat pa en huvudytsida av halvledarsubstratet 5 i transistorcellregionen R1. Diket 6 nar N--typ driftskiktet 2 genom att penetrera N+-typ skiktet 4 och P+-typ skiktet 3. Sa som visas i FIG. 1A har diket en langsgaende riktning, och multipla diken 6 ar anordnade vid forutbestamda intervall. Ett N--typ kanalskikt (ett fjarde halvledarskikt) 7 ar bildat genom epitaxiell tillvaxt pa en inneryta av vane dike 6 och ett P+-typ skikt (ett femte halvledarskikt) 8 ar bildat genom epitaxiell tillvaxt pa N--typ kanalskiktet 7. Exempelvis har N--typ kanalskiktet 7 en tjocklek av 1 pm eller mindre och en koncentration av N-typ fororening av fran 5x till 1x17 cm-3. Exempelvis har P+-typ skiktet 8 en koncentration av P-typ fororeningar av fran 1x18 till 5x cm-3. Diket 6 ar fyllt med N--typ kanalskiktet 7 och Pf-typ skiktet 8 sa att de begravda epitaxiella regionerna R3 kan bildas. [0050] 12 I transistorcellregionen R1 dar JFET-celler ar bildade är en forsta gateregion tillhandahallen av P+-typ skiktet 3, en andra gateregion är tillhandahallen av P+-typ skiktet 8, och en N+-typ sourceregion är tillhandahallen av N+-typ skiktet 4. id="p-51"
[0051] Aven om det inte visas i ritningarna är P+-typ skiktet 3, vilket tillhandahaller den forsta gateregionen, elektriskt ansluten till en f6rsta gateelektrod, och en gatespanning hos den forsta gateregionen kontrolleras genom den forsta gateelektroden. Vidare är P+-typ skiktet 8, vilket tillhandahaller den andra gateregionen, elektriskt ansluten till en andra gateelektrod 9, och en gatespanning hos den andra gateregionen kontrolleras genom den andra gateelektroden 9. id="p-52"
[0052] Exempelvis är den forsta gateelektroden bildad pa en yta av P+-typ skiktet 3, vilket tillhandahaller den forsta gateregionen, pa sadant satt att den syns i tvarsnitt annat fran det visat i FIG. 1B. Den fOrsta gateelektroden är i kontakt med P+-typ skiktet 3 genom ett kontakthal. Den andra gateelektroden 9 är bildad pa en yta av P+-typ skiktet 8, vilket tillhandhaller den andra gateregionen. Exempelvis är var och en av den f6rsta gateelektroden och den andra gateelektroden bildade genom att bilda ett legeringsskikt av Ti och Al pa Ni, vilket är ett material som kan bilda en ohmsk kontakt med ett Pf-typ halvledare. [0053] Vidare är en sourceelektrod 10, vilken är gjord av Ni eller liknande, bildad pa en yta av N+-typ skiktet 4, vilket tillhandahaller N+-typ sourceregionen. Sourceelektroden 10 är elektriskt isolerad fran den forsta gateelektroden och den andra gateelektroden 9 genom ett dielektriskt mellanskikt 11. id="p-54"
[0054] En drainelektrod 12 är bildad pa en baksidoyta av halvledarsubstratet 5 och elektriskt ansluten till N+-typ substratet 1. Pa detta satt är JFET-celler bildade i transistorcellregionen R1 id="p-55"
[0055] Ett dike (fOrsta dike) 13 är bildat pa huvudytsidan av halvledarsubstratet 5 i den yttre spanningsgenombrottsresistenta strukturregionen R2. Diket 13 nar N--typ driftskiktet 2 genom att penetrera N+-typ skiktet 4 och P+-typ skiktet 3. Diket 13 omger periferin av transistorcellregionen R1 for att bilda en sluten slinga runt transistorcellregionen R1. Ett N-- typ skikt (ett begravt skikt av forsta konduktivitetsslag) 14, vilket är bildat samtidigt med N-- typ kanalskiktet 7, och ett P+-typ skikt 15 (ett begravt skikt av andra konduktivitetsslag) 15, vilket är bildat samtidigt med P+-typ skiktet 8, är tillhandahallna i diket 13. Vidare är ett urtag 16 och ett urtag 17 bildade pa huvudytsidan av halvledarsubstratet 5. Urtaget 16 är djupare an tjockleken av N+-typ skiktet 4. Urtaget 17 är anordnat utanfor urtaget 16 och nar N--typ 13 driftskiktet 2 genom att penetrera Nr-typ skiktet 4 och P+-typ skiktet 3. Urtaget 16 motsvarar ett andra urtag, och urtaget 17 motsvarar ett forsta urtag. Pa detta satt bildas mesastrukturen. Det viii saga, i mesastrukturen omger urtaget 17 transistorcellregionen R1 och urtaget 16 är anordnat innanfor urtaget 17 och omger transistorcellregionen R1. id="p-56"
[0056] En P-typ region 18 är bildad pa en yttre kant av en bottenyta av urtaget 16, i.e. bildad pa den narliggande ytan av bottenytan av urtaget 16 till urtaget 17 for att omge transistorcellregionen R1. Exempelvis har P-typ regionen 18 en koncentration av P-typ fororening av fran 1x18 till 5x cm-3 (e.g. 5x18 cm-3). En P-typ region 19 är bildad pa den narliggande ytan av en bottenyta av urtaget 17 till en grans mellan bottenytan och en sidoyta av urtaget 17, i.e. bildad pa den narliggande ytan av bottenytan av urtaget 17 till urtaget 16 for att omge transistorcellregionen R1. Exempelvis har P-typ regionen 19 en koncentration av P-typ fororening av fran 1x18 till 5x2° cm-3 (e.g. 5x18 cm-3). Diket 13 är anordnat vid gransen (vid en steghOjd del) mellan bottenytan och sidoytan av urtaget 17, och sidoytan av urtaget 17 ar tillhandahallen av Pf-typ skiktet 15 i diket 13. Saledes är P-typ regionen 18 pa bottenytan av urtaget 16, P+-typ skiktet 15 i diket 13 och P-typregionen 19 pa bottenytan av urtaget 17 forenade med varandra for att bilda ett P-typ RESURF skikt 20. Detta P-typ RESURF-skikt 20 tillhandahaller en elektriskt falt avlastande struktur. id="p-57"
[0057] Vidare är, i den yttre spanningsgenombrottsresistenta strukturregionen R2, ett N+-typ skikt 21 bildat i en ytdel av N--typ driftskiktet 2 pa bottenytan av urtaget 17. N+-typ skiktet 21 ar anordnat utanfor P-typ RESURF-skiktet 20 och ansluten till en elektrod 22. N+-typ skiktet 21 och elektroden 22 tillhandahaller ett kanalstopp (EQR) for att kapa elektriskt falt. id="p-58"
[0058] SiC-halvledaren som har en JFET enligt foreliggande utforingsform har en struktur som beskrivits ovan. id="p-59"
[0059] I SiC-halvledaren som har ovanstaende struktur är JFET:en i transistorn normalt ay. En drift av JFET:en är kontrollerad genom spanningar anordnade till den forsta gateelektroden och den andra gateelektroden 9 pa foljande satt. id="p-60"
[0060] Nar den forsta gateelektroden och den andra gateelektroden 9 är elektriskt anslutna till varandra sa att potentialer hos dessa elektroder kan kontrolleras till att vara de samma, eller nar den forsta gateelektroden och den andra gateelektroden 9 är elektriskt frankopplade fran varandra sa att potentialerna hos dessa elektroder kan kontrolleras separat, utfors en tvagatesdrivning. Det vill saga, mangden av utstrackning av ett utarmningsskikt som stacker sig fran P+-typ skikten 3, 8, vilka tillhandahaller den forsta och den andra gateregionen, mot 14 N--typ kanalskiktet 7 kontrolleras baserat pa potentialerna hos den forsta gateelektroden och den andra gateelektroden 9. Exempelvis, nar ingen spanning anordnas till den forsta gateelektroden och den andra gateelektroden 9, är N--typ kanalskiktet 7 strypt av utarmningsskiktet som stracker sig fran P+-typ skikten 3, 8. Som ett resultat stangs en source-till drain-strom ay. Sen, nar en framforspanning anordnas mellan P+-typ skikten 3, 8 och N--typ kanalskiktet 7 reduceras mangden av utstrackning av utarmningsskiktet som stracker sig mot N--typ kanalskiktet 7. Som ett resultat bildas en kanalregion sá att en source-till-drain-strom kan floda. id="p-61"
[0061] Vidare, i SiC-halvledaren som har ovanstaende struktur, bildar P-typ regionen 18 pa bottenytan av urtaget 16, P+-typ skiktet 15 i diket 13 och P-typ regionen 19 pa urtaget 17 Ptyp RESURF-skiktet 20 i den yttre spanningsgenombrottsresistenta strukturregionen R2. Eftersom P-typ RESURF-skiktet 20 omger periferin av transistorcellregionen R1 avlastas koncentration av elektriskt falt vid ett horn vilket definierar gransen mellan sidoytan och bottenytan. Darfor flyttas en genombrottsposition till N--typ driftskiktet 2 pa bottenytan av urtaget 17. Saledes avlastas elektriskt falt sa att en draingenombrottsspanning kan forbattras. id="p-62"
[0062] FIG. 2 är en graf som visar ett resultat av en matning av ett fOrhallande mellan fororeningskoncentrationen hos P+-typ skiktet 15 och draingenombrottsspanningen nar P+- typ skiktet 15 är anordnat vid gransen (den steghojda delen) mellan bottenytan och sidoytan av urtaget 17. En draingenombrottsspanning observerad nar Pf-typ skiktet 15 inte är anordnat vid gransen mellan bottenytan och sidoytan av urtaget 17 visas ocksa i FIG. 2 som referens. id="p-63"
[0063] Sa som visas i FIG. 2, nar P+-typ skiktet 15 är anordnat vid gransen mellan bottenytan och sidoytan av urtaget 17, är draingenombrottsspanningen mycket forbattrad jamfort med nar P+-typ skiktet 15 inte är anordnat. I synnerhet, nar P-typ fororeningen är storre an 3,0x17 cm-3 eller mer kan draingenombrottsspanningen vara hogre an 1100V. Darfor är P-typ fororeningen satt till storre an 3,0x17 cm-3 eller mer sa att draingenombrottsspanningen kan vara hogre an 1100V. Enligt foreliggande utforingsform har P+-typ skiktet 15 P-typ fororeningen av fran 1x18 till 5x2° cm-3 (e.g. 5x18 cm-3) for att sakerstalla en hog draingenombrottsspanning. id="p-64"
[0064] Harnast beskrivs ett tillverkningsforfarande av SiC-halvledaranordningen visad i FIG. 1A och 1B med referens till FIG. 3A, 3B och 30 och FIG. 4A, 4B och 40. I FIG. 3A, 3B och 30 och FIG. 4A, 4B och 40 ar en del utanfor P-typ RESURF-skiktet 20 visad i FIG. 1B utelamnad. id="p-65"
[0065] (Forfarande visat i FIG. 3A) Forst framstalls N+-typ substratet 1 som har fororeningskoncentrationen beskriven ovan. Darefter bildas Nr-typ driftskiktet 2, P+-typ skiktet 3, och N+-typ skiktet 4 i turordning genom epitaxiell tillvaxt pa ytan av N+-typ substratet 1. Som ett resultat är halvledarsubstratet 5 gjort. id="p-66"
[0066] (Forfarande visat i FIG. 3B) Genom fotolitografi bildas diket 6, vilket nar Nr-typ driftskiktet 2 genom att penetrera N+-typ skiktet 4 och P+-typ skiktet 3, i transistorcellregionen R1 samtidigt som diket 13, vilket nar N- typ driftskiktet 2 genom att penetrera N+-typ skiktet 4 och P+-typ skiktet 3, bildas i den yttre spanningsgenombrottsresistenta strukturregionen R2. Enligt foreliggande utforingsform har vart och ett av dikena 6 och 13 samma bredd och samma djup. id="p-67"
[0067] (Forfarande visat i FIG. 3C) Genom epitaxiell tillvaxt tillvaxes Nr-typ SiC och P+-typ SiC epitaxiellt pa hela ytan av halvledarsubstratet 5 for att bilda Nr-typ skiktet 30 och P+-typ skiktet 31 sa att dikena 6 och 7 kan fyllas med Nr-typ skiktet 30 och P+-typ skiktet 31. id="p-68"
[0068] (Forfarande visat i FIG. 4A) Ytan av halvledarsubstratet 5 utplanas genom tillbakaetsning eller CMP (kemisk mekanisk polering) sa att Nr-typ skiktet 30 och P+-typ skiktet 31 kan bli kvar endast i dikena 6 och 13. Saledes är Nr-typ kanalskiktet 7 och P+-typ skiktet 8 bildade i diket 6, och Nr-typ skiktet 14 och Pf-typ skiktet 15 är bildade i diket 13. id="p-69"
[0069] (Forfarande visat i FIG. 4B) Genom anisotropisk etsning sa som RIE (reaktiv jonetsning) etsas en ytterkant av transistorcellregionen R1 till ett djup djupare an N+-typ skiktet 4, sa att urtaget 16 bildas. Specifikt, urtaget 16 bildas genom att utfora anisotropisk etsning att efter en mask som har en Oppning som motsvarar en bildningsregion av urtaget 16 (den yttre spanningsgenombrottsresistenta strukturregionen R2) dar urtaget 16 ska formas har placerats. Darefter, genom anisotropisk etsning sa som RIE anvandande en annan mask, etsas ytterkanten av bottenytan av urtaget 16 selektivt till ett djup djupare an Pf-typ skiktet 3, sa att urtaget 17 bildas. Specifikt, urtaget 17 bildas genom att utfora anisotropisk etsning efter att den andra masken som har en oppning som motsvarar en bildningsregion for urtaget 17 (en region fran en forsta position dar P-typ RESURF-skiktet 15 ska formas till en andra position utanfOr den forsta positionen) dar urtaget 17 ska formas har placerats. Pa detta satt 16 bildas mesasturkturen. Vid denna tidpunkt är sidoytan av urtaget 17 tillhandahallen av P+-typ skiktet 15. id="p-70"
[0070] (Forfarande visat i FIG. 4C) Efter en mask 32 for jonimplantering är placerad bildas oppningar motsvarade bildningsregioner av P-typ regioner 18 och 19. Darefter bildas P-typ regionerna genom att utfora jonimplantering av P-typ fororeningar i riktningen som är normal till substratytan. Vid denna tidpunkt är, eftersom sidoytan av urtaget är tillhandah5lIen av P+-typ skiktet 15 i forfarandet visat i FIG. 4B, P-typ regionen 18 pa bottenytan av urtaget 16, P+-typ skiktet 15 i diket 13 och P-typ regionen 19 p5 bottenytan av urtaget 17 forenade med varandra for att bilda P-typ RESURF-skiktet 20. id="p-71"
[0071] Nar oppningarna är bildade i masken 32 kan viss rest av masken 32 vara kvar p5 sidoytan av urtaget 17. Resten kan blockera jonimplanteringen sa att en ande av P-typ regionen 19 kan vara nagot separerad fran hornet av urtaget 17. Eftersom P+-typ skiktet 15 i diket 13 är aven anordnat p5 bottenytan av urtaget 17 är dock Pf-typ skiktet 15 och P-typ regionen 19 kontinuerligt forenade med varandra. id="p-72"
[0072] Aven om efterfoljande fOrfaranden inte är visade i ritningarna utfors, efter att masken 32 är borttagen, jonimplantering av N-typ fororeningar genom att anvanda en metallmask eller liknande. Darefter ar de implanterade jonerna aktiverade, s5 att N+-typ skiktet 21 Ors. Darefter, efter det dielektriska mellanskiktet 11 är bildat p5 hela ytan av halvledarsubstratet 5 bildas kontakth5li forutbestamda regioner av det dielektriska mellanskiktet 11 och Nr-typ skiktet 4. Darefter bildas ett ledningsskikt pa det dielektriska mellanskiktet 11, och den forsta gateelektroden, den andra gateelektroden 9, sourceelektroden 10 och elektroden 22 bildas genom monstring av ledningsskiktet. Darefter bildas drainelektroden 12 p5 baksidoytan av halvledarsubstratet 5. P5 detta satt tillverkas SiC-halvledaranordningen visad i FIG. 1A och 1B. id="p-73"
[0073] Sa som beskrivits ovan, i SiC-halvledaranordningen enligt foreliggande utforingsform, bildar P-regionen 18 p5 bottenytan av urtaget 16, P+-typ skiktet 15 i diket 13 och P-typ regionen 19 pa bottenytan av urtaget 17 P-typ RESURF-skiktet 20 for att tillhandahalla den elektrisk falt avlastande strukturen. Eftersom P-typ RESURF-skiktet 20 omger periferin av transistorcellregionen R1 avlastas koncentrationen av elektriskt fait vid hOrnet vilket definierar gransen mellan sidoytan av bottenytan. Darfor flyttas genombrottspositionen till N-- typ driftskiktet 2 p5 bottenytan av urtaget 17. Saledes avlastas det elektriska faltet sa att draingenombrottsspanningen kan forbattras. I synnerhet, enligt foreliggande utforingsform, är 17 P-typ regionen 18, P+-typ skiktet 15 och P-typ regionen 19 kontinuerligt f6renade med varandra for att bilda P-typ RESURF-skiktet 20. Saledes kan en ideal draingenombrottsspanning vid tidpunkten for AV sakerstallas. id="p-74"
[0074] P-typ RESURF-skiktet 20 kan bildas utan aft implantera joner i sidoytan av urtaget 17 under jonimplantering, s5 lange som P-typ regionerna 18 och 19 är bildade p5 bottenytorna av urtaget 16 och urtaget 17. Darfor kan P-typ RESURF-skiktet 20 bildas utan att utfora lutad jonimplantering. S5ledes bildas den yttre spanningsgenombrottsresistenta strukturen, vilken omger periferin av transistorcellregionen R1 dar JFET:en är bildad, utan att utfOra den lutade jonimplanteringen, s5 att SiC-halvledaranordningen har en struktur for aft astadkomma en hog draingenombrottsspanning. Diket 13, N--typ skiktet 14 och P+-typ skiktet 15 f6r aft tillhandahalla strukturen är bildade samtidigt som diket 6, N--typ skiktet 7 och P+-typ skiktet 8 f6r att tillhandah51Ia JFET:en. Eftersom tillverkningsforfarandet vanligen anvands kan strukturen bildas utan en okning i tillverkningsforfarandet. id="p-75"
[0075] (Andra utf6ringsform) En andra utforingsform av foreliggande beskrivning beskrivs. Eftersom foreliggande utforingsform är den samma som den forsta utforingsformen forutom for en struktur av den yttre spanningsgenombrottsresistenta strukturregionen R2 beskrivs endast skillnaden. id="p-76"
[0076] FIG. 5 är ett diagram som illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en JFET enligt foreliggande beskrivning. S5 som visas i FIG. 5 är multipla diken 13 bildade, och varje dike ar fyllt med N--typ skiktet 14 och P+-typ skiktet 15. Det innersta diket 13 narmast transistorcellregionen R1 är anordnat vid gransen (vid en steghojd del) mellan bottenytan och sidoytan av urtaget 17, och sidoytan av urtaget 17 ar tillhandahallen av P+-typ skiktet 15 i det innersta diket 13. Aven om Ovre delar av P+-typ skikten 15 i de ovriga dikena 13 anordnade utanfor det innersta diket 13 tas bort av urtaget 17 är de kvarvarande delarna av P+-typ skikten 15 anordnade vid regelbundna intervall for att tillhandah51Ia en skyddsringsstruktur. id="p-77"
[0077] Sa som beskrivits ovan, enligt fOreliggande utforingsform, är skyddsringsstrukturen bildad i den yttre spanningsgenombrottsresistenta strukturregionen R2 istallet for P-typ RESURFskiktet 20 enligt den f6rsta utforingsformen. Aven nar skyddsringsstrukturen är bildad kan P+- typ skiktet 15 vara anordnat pa sidoytan av urtaget 17 genom anvandning av dike 13, N--typ skiktet 14, och P+-typ skiktet 15. Saledes kan samma fordelar som den forsta utforingsformen erhallas. id="p-78"
[0078] 18 Ett tillverkningsforfarande for SiC-halvledaranordningen enligt foreliggande utforingsform är nastan det samma som har beskrivits i den forsta utforingsformen. Sa som visas i FIG. 6 är en skillnad att multipla diken 13 bildas vid regelbundna intervall i forfarandet vilket beskrivs i den forsta utfOringsformen med referens till FIG. 3B. Nar multipla diken 13 bildas vid regelbundna intervall i forvag är varje dike 13 fyllt med N--typ skiktet 14 och P+-typ skiktet 15.
Darefter bildas urtaget 16 och urtaget 17 genom aft utfora selektiv etsning sa att det innersta diket 13 narmast transistorcellregionen R1 kan vara anordant vid gransen mellan bottenytan och sidoytan av urtaget 17. Saledes tillverkas SiC-halvledaranordningen enligt foreliggande utforingsform. Sa som beskrivs ovan har SiC-halvledaranordningen skyddsringsstrukturen i den yttre spanningsgenombrottsresistenta strukturregionen R2 istallet for P-typ RESURF- skiktet 20, och skyddsringsstrukturen kan bildas utan ett jonimplanteringsforfarande. [0079] (Tredje utforingsform) En tredje utforingsform av fOreliggande beskrivning beskrivs. Eftersom den fOreliggande utforingsformen är den samma som den andra utforingsformen forutom for en form av skyddsringsstrukturen beskrivs endast skillnaden. id="p-80"
[0080] FIG. 7 är ett diagram som illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en JFET enligt foreliggande beskrivning. Sa som visas i FIG. 7, enligt foreliggande utforingsform, aven om skyddsringsstrukturen är bildad genom anvandning av diket 13, N-- typ skiktet 14 och Pf-typ skiktet 15, är dikena 13 anordnade i nedstigande ordning av deras bredd i en utatriktning. Vidare, nar diket 13 är smalare är N--typ skiktet 14 tjockare sá att P+- typ skiktet 15 pa N--typ skiktet 14 kan vara tunnare. id="p-81"
[0081] Eftersom djup av P+-typ skikten 15 kontinuerligt minskar avlastas det elektriska faltet ytterligare vid tidpunkten for AV. DarfOr, aven nar storleken av den yttre spanningsgenombrottsresistenta strukturregionen R2 är mindre an den enligt den andra utforingsformen i vilken Pf-typ skikten 15 har samma djup, kan samma eller hogre draingenombrottsspanning sakerstallas. id="p-82"
[0082] Ett tillverkningsforfarande for SiC-halvledaranordningen enligt foreliggande utforingsform är nastan samma som det beskrivit i den andra utforingsformen. Sa som visas i FIG. 8 är en skillnad att dikena 13 är anordnade i nedstigande ordning av deras bredd i utatriktningen i forfarandet som är beskrivet i den fOrsta utforingsformen med referens till FIG. 3B. Nar dikena 13 är anordnade i nedstigande ordning av deras bredd i en utatriktning i forvag forandras tjockleken av N--typ skiktet 14 bildat pa botten av diket 13 i enlighet med bredden av diket 13. Darfor, nar dikena 13 är smalare är N--typ skiktet 14 tjockare sa att P+-typ skiktet 19 15 pa N--typ skiktet 14 kan vara tunnare. Pa detta satt tillverkas SiC-halvledaranordningen enligt foreliggande utforingsform. id="p-83"
[0083] (Fjarde utforingsform) En fjarde utforingsform av foreliggande beskrivning beskrivs. Eftersom den foreliggande utforingsformen är den samma som den andra och den tredje utforingsformen forutom for en form av skyddsringsstrukturen beskrivs endast skillnaden. id="p-84"
[0084] FIG. 9 är ett diagram som illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en JFET enligt foreliggande beskrivning. I den andra och den tredje utforingsformen är det innersta diket 13 av de multipla dikena 13 bildade i den yttre spanningsgenombrottsresistenta strukturregionen R2 anordnat vid gransen (vid en steghojd del) mellan bottenytan och sidoytan av urtaget 17. Det är dock inte alltid nodvandigt att det innersta skiktet 13 är anordnat vid gransen. Exempelvis, sa som visas i FIG. 9, kan det N:te diket 13 fran det innersta diket 13, dar N är ett positivt heltal, vara anordnat vid gransen (vid en steghojd del) mellan bottenytan och sidoytan av urtaget 17. Med andra ord, atminstone eft dike 13 kan vara anordnat innanfor diket 13 vilket är anordnat vid gransen mellan bottenytan och sidoytan av urtaget 17. id="p-85"
[0085] I skyddsringsstrukturen fungerar N--typ skiktet 14 och N--typ driftskiktet 2, vilka är anordnade mellan P-typ regioner med en innanfor den andra (P+-typ skikten 15 i dikena 13 enligt den andra och den tredje utforingsformen och de foreliggande utforingsformerna) som den elektrisk fait avlastande strukturen. Nar det innersta diket 13 av de multipla dikena 13 bildade i den yttre spanningsgenombrottsresistenta strukturregionen R2 är anordnat vid gransen (vid en steghojd del) mellan bottenytan och sidoytan av urtaget 17 som i den andra och tredje utforingsformen, tillhandahaller endast P+-typ skikten 15 i urtaget 17 skyddsringsstrukturen. Darfor är ett avstand mellan narliggande skyddsringsstrukturer samma som summan av tjockleken av N--typ skikten 14 i intilliggande diken 13 och bredden av N--typ driftskiktet 2 mellan intilliggande diken 13. id="p-86"
[0086] I motsats, enligt foreliggande utforingsform, ar skyddsringsstrukturen bildad av diket 13, N-- typ skiktet 14 och Pf-typ skiktet 15 aven tillhandahallna i urtaget 16 sa att P+-typ skiktet 3 kan vara anordnat mellan dikena 13. Saledes fungerar inte bara P+-typ skikten 15 utan aven P+- typ skiktet 3 som skyddsringsstrukturen, och eft avstand mellan intilliggande skyddsringsstrukturer är samma som tjockleken av N--typ skikten 14 endast. I enlighet med detta reduceras elektriskt fait i skyddsringsstrukturen sa att en stabil draingenombrottsspanning enkelt kan sakerstallas. id="p-87"
[0087] I FIG. 9 har varje dike 13 samma bredd sa som i den andra utforingsformen. Det samma galler for nar dikena 13 är anordnade i nedstigande ordning av dess bredd i utatriktningen sa som i den tredje utfOringsformen. id="p-88"
[0088] (Femte utforingsform) En femte utforingsform av foreliggande beskrivning beskrivs. Eftersom foreliggande utforingsform är den samma som den forsta utforingsformen forutom for en transistor bildad i transistorcellregionen R1 beskrivs endast skillnaden. id="p-89"
[0089] FIG. 10 är ett diagram som illustrerar en tvarsnittsvy av en SiC-halvledaranordning enligt foreliggande utforingsform. Sa som visas i FIG. 10, enligt foreliggande utforingsform, har SiC-halvledaranordningen en MOSFET med en dikesgatestruktur. Specifikt är, enligt foreliggande utforingsform, SiC-halvledaranordningen bildad genom att anvanda ett halvledarsubstrat 5 som har en multiskiktstruktur innefattande N+-typ substrat (ett substrat av forsta konduktivitetsslag) 1, ett N1--typ driftskikt (ett skikt av forsta konduktivitetsslag) 2, ett P+- typ skikt (skikt av andra konduktivitetsslag) 3, och ett N+-typ skikt 4. P+-typ skiktet 3 fungerar som en P-typ basregion for att bilda en kanalregion. Ett gateisolerande skikt 40 och en gatelektrod 41 pa yta av det gateisolerande skiktet 40 bildas i diket 6' istallet far N1--typ kanalskiktet 7 och P+-typ skiktet 8. Diket 6' är fyllt med det gateisoleranade skiktet 40 och gatelektroden 41. id="p-90"
[0090] Vidare är ett dike (andra dike) 42, vilket nar I\1--typ driftskiktet 2 genom att penetrera N+-typ skiktet 4 och P+-typ skiktet 3, bildat i transistorcellregionen R1. Diket 42 är djupare an diket 6' och separerat fran en sidoyta av diket 6' genom ett forutbestamt avstand. Diket 42 är fyllt med ett Pf-typ djupskikt 43. Eftersom diket 42 ar djupare an diket 6' reduceras elektriskt falt anordnat till det gateisolerande skiktet 40 vid tidpunkten for AV sa att ett genombrott av det gateisolerande skiktet 40 kan forhindras. Ett P--typ eller N1--typ lagkoncentrationsskikt 44 är bildat pa en bottenyta av diket 42 sa att ett hOrn av en batten av P+-typ djupskiktet 43 kan vara rundat for att reducera koncentration av elektriskt falt. Alternativt kan diket 42 fyllas med P+-typ djupskiktet 43 enbart. id="p-91"
[0091] Det dielektriska mellanskiktet 11 tacker gateelektroden 41. Sourceelektroden är bildad pa det dielektriska mellanskiktet 11. Sourceelektroden 10 ar elektriskt ansluten till N+-typ skiktet 4, vilket tillhandahaller en sourceregion, genom kontakthalet av det dielektriska mellanskiktet 11. Sourceelektroden 10 ar ocksa elektriskt ansluten till P+-typ skiktet 3, vilket tillhandahaller 21 P-typ basregionen, genom kontakthalet i det dielektriska mellanskiktet 11 och P+-typ djupskiktet 43. Pa detta satt bildas MOSFET:en med dikesgatesstrukturen. id="p-92"
[0092] Ett dike (fOrsta dike) 45 är bildat pa huvudytsidan av halvledarsubstratet 5 i den yttre spanningsgenombrottsresistenta strukturregionen R2. Diket 45 nar N--typ driftskiktet 2 genom att penetrera kr-typ skiktet 4 och P+-typ skiktet 3. Diket 45 omger periferin av transistorcellregionen R1 for att bilda en sluten slinga runt transistorcellregionen R1. Ett P+- typ skikt (ett begravt skikt av andra konduktivitetsslag) 46, vilket är bildat pa samma gang som P+-typ djupskiktet 43, och ett lagkoncentrationsskikt (ett begravt skikt av fOrsta eller andra konduktivitetsslag) 47, vilket är bildat samtidigt som langkoncentrationsskiktet 44, är tillhandahallna i diket 45. id="p-93"
[0093] Diket 45 är anordnat vid gransen (vid en steghojd del) mellan bottenytan och sidoytan av urtaget 17, och sidoytan av urtaget 17 är tillhandhallen av P+-typ skiktet 46 i diket 45.
Saledes är P-typ regionen 18 pa bottenytan av urtaget 16, P+-typ skiktet 46 i diket 45, och P- typ regionen 19 pa bottenytan av urtaget 17 forenade med varandra for att bilda P RESURFskiktet 20. id="p-94"
[0094] Sa som beskrivits ovan, aven nar SiC-halvledaranordningen har MOSFET:en med dikesgatestrukturen, kan sidoytan av urtaget 17 vara tillhandhallen av P+-typ skiktet 46 i diket 45. Saledes kan samma fordelar som den forsta utforingsformen erhallas. id="p-95"
[0095] Harnast beskrivs ett tillverkningsforfarande av SiC-halvledaren visad i FIG. 10 med hanvisning till FIG. 11A, 11B och 11C, och FIG. 12A, 12B och 12C. I FIG. 11A, 11B och 11C, och FIG. 12A, 12B och 120 är en del utanfor P-typ RESURF-skiktet 20 visad i FIG. utesluten. id="p-96"
[0096] (Forfarande visat i FIG. 11A) Hirst framstalls N+-typ substratet 1 som har fOroreningskoncentrationen beskriven ovan.
Darefter bildas N--typ driftskiktet 2, P+-typ skiktet 3, och N+-typ skiktet 4 i turordning genom epitaxiell tillvaxt pa ytan av N+-typ substratet 1. Sonn ett resultat Ors halvledarsubstratet 5. [0097] (Forfarande visat i FIG. 11B) Genom fotolitografi bildas diket 42, vilket nar N--typ driftskiktet 2 genom att penetrera N+-typ skiktet 4 och P+-typ skiktet 3, i transistorcellregionen R1 samtidigt som diket 45, vilket nar N-- typ driftskiktet 2 genom att penetrera N+-typ skiktet 4 och P+-typ skiktet 3, bildas i den yttre 22 spanningsgenombrottsresistenta strukturregionen R2. Enligt foreliggande utforingsform har vart och ett av dikena 42 och 45 samma bredd och samma djup. id="p-98"
[0098] (Forfarande visat i FIG. 11C) Genom epitaxiell tillvaxt tillvaxes P--typ eller N--typ SiC och P+-typ SiC epitaxiellt pa hela ytan av halvledarsubstratet 5 for att bilda lagkoncentrationsskikten 44 och 47, Pf-typ djupskiktet 43 och P+-typ skiktet 46 sa att dikena 42 och 45 kan fyllas med dessa skikt. id="p-99"
[0099] (Forfarande visat i FIG. 12A) Ytan av halvledarsubstratet 5 utplanas genom tillbakaetsning eller CMP (kemisk mekanisk polering) sa att lagkoncentrationsskikten 44 och 47, P+-typ djupskiktet 43 och P+-typ skiktet 46 kan vara kvar endast i dikena 42 och 45. id="p-100"
[0100] (Forfarande visat i FIG. 12B) Urtagen 16 och 17 bildas genom att ult.:5ra samma forfarande som beskrivits i den forsta utforingsformen med referens till FIG. 4B. Saledes bildas mesastrukturen. Vid denna tidpunkt är sidoytorna av urtaget 17 tillhandahallna av P+-typ skiktet 46 i diket 45. id="p-101"
[0101] (Forfarande visat i FIG. 120) Diket 6' bildas genom att utfora dikesetsning efter en dikesetsningsmask (ej visad) har placerats pa hela ytan av halvledarsubstratet 5. Darefter bildas det gateisolerande skiktet 40 genom termisk oxidation. Darefter bildas gateelektroden 41 genom deponering av dopad polykristallin kisel eller liknande. Darefter utfors utplaning genom tillbakaetsning eller liknande sã att gateelektroden kan vara kvar i diket 6. 25 [0102] Aven om efterfoljande fOrfaranden inte visas i riktningarna, sa som i forfarandet visat i FIG. 40 av den forsta utforingsformen, efter att en jonimplanteringsmask som har oppningar motsvarande bildningsregioner av P-typ regionerna 18 och 19 är placerad, utfors jonimplantering av P-typ fororeningar i riktningen normal till substratytan. Som ett resultat bildas P-typ regionerna 18 och 19. Vid denna tidpunkt, eftersom sidoytan av urtaget 17 är tillhandahallen av Pf-typ skiktet 46 i diket 45 i forfarandet som visas i FIG. 12B, är P-typ regionen 18 pa bottenytan av urtaget 16, P+-typ skiktet 46 i diket 13, och P-typ regionen 19 pa bottenytan av urtaget 17 forenade med varandra for att bilda P-typ RESURF-skiktet 20. Darefter, efter att masken har tagits bort, utfors jonimplantering av N-typ fororeningar genom att anvanda en metallmask eller liknande. Darefter aktiveras de implanterade jonerna sa att N+-typ skiktet 21 Ors. Darefter, efter att det dielektriska mellanskiktet 11 är bildat, bildas kontakthal i forutbestamda regioner av det dielektriska mellanskiktet 11 och N+-typ skiktet 4. 23 Darefter bildas ett ledningsskikt p5 det dielektriska mellanskiktet 11, och sourceelektroden 10 och elektroden 22 bildas genom monstring av ledningsskiktet. Darefter bildas drainelektroden 12 p5 baksidoytan av halvledarsubstratet 5. P5 detta satt tillverkas SiChalvledaranordningen visad i FIG. 10. id="p-103"
[0103] Sa som beskrivits ovan, i SiC-halvledaranordningen enligt foreliggande utforingsform, bildar P-typ regionen p5 bottenytan av urtaget 16, P+-typ skiktet 46 i diket 45, och P-typ regionen 19 p5 bottenytan av urtaget 17 P-typ RESURF-skiktet 20. S5ledes, som i den forsta utforingsformen, kan draingenombrottsspanningen forbattras. id="p-104"
[0104] P-typ RESURF-skiktet 20 kan bildas utan att implantera joner i sidoytan av urtaget 17 under jonimplantering. Darfor kan P-typ RESURF-skiktet 20 bildas utan att utfora den lutade jonimplanteringen. S5ledes bildas den yttre spanningsgenombrottsresistenta strukturen runt periferin av transistorcellregionen R1, dar MOSFET:en är bildad, utan att ut-fOra den lutade jonimplanteringen, sa att SiC-halvledaranordningen har en struktur for att astadkomma en hog draingenombrottsspanning. Diket 45 och P+-typ skiktet 46 for aft tillhandahalla strukturen är bildade samtidigt som diket 42 och P+-typ djupskiktet 43 for att tillhandahalla MOSFET:en. Darfor kan strukturen bildas utan en okning i tillverkningsforfarandet. id="p-105"
[0105] (Sjatte utforingsform) En sjatte utforingsform av foreliggande beskrivning beskrivs. Eftersom foreliggande utforingsform är den samma som den femte utforingsformen forutom for en struktur av den yttre spanningsgenombrottsresistenta strukturregionen R2 beskrivs endast skillnaden. [0106] FIG. 13 är ett diagram som illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en MOSFET enligt foreliggande utforingsform. Sa som visas i FIG. 13 är multipla diken 45 bildade, och varje dike 45 är fyllt med lagkoncentrationsskiktet 47 och P+-typ skiktet 46. Det innersta diket 45 narmast transistorcellregionen R1 är anordnat vid gransen (vid en steghojd del) mellan bottenytan och sidoytan av urtaget 17, och sidoytan av urtaget 17 är tillhandahallen av Pf-typ skiktet 46 i det innersta diket 45. Aven om ovre delar av P+-typ skikt 46 i de ovriga dikena 45 anordnade utanfor det innersta diket 45 är borttagna av urtaget 17 är de kvarvarande delarna av P+-typ skikten 46 anordnade vid regelbundna intervall for att tillhandah51Ia skyddsringsstrukturen. id="p-107"
[0107] Sa som beskrivits ovan är, enligt foreliggande utforingsform, skyddsringsstrukturen bildad i den yttre spanningsgenombrottsresistenta strukturregionen R2 istallet for P-typ RESURFskiktet 20 enligt den femte utforingsformen. Aven nar skyddsringsstrukturen är bildad kan P- 24 typ skiktet 46 vara anordnat pa sidoytan av urtaget 17 genom att anvanda diket 45 och P+- typ skiktet 46. Saledes kan samma fordelar som den femte utforingsformen erhallas. [0108] Ett tillverkningsforfarande kir SiC-halvledaranordningen enligt foreliggande utfOringsform är nastan samma som det som beskrivits i den femte utforingsformen. Sa som visas i FIG. 14 är en skillnad att multipla diken 45 bildas vid regelbinda intervall i forfarandet vilket är beskrivet i den femte utforingsformen med hanvisning till FIG. 11B. Nar multipla diken 45 bildas vid regelbundna intervall i forvag är vale dike 45 fyllt med lagkoncentrationsskiktet 47 och Pf-typ skiktet 46 genom att bilda lagkoncentrationsskiktet 44 och P+-typ djupskiktet 43.
Darefter bildas urtaget 16 och urtaget 17 genom att utfora selektiv etsning sa att det innersta diket 45 narmast transistorcellregionen R1 kan vara anordnat vid gransen mellan bottenytan och sidoytan av urtaget 17. Saledes tillverkas SiC-halvledaranordningen enligt foreliggande utforingsform. Sa som beskrivs ovan har SiC-halvledaranordningen skyddsringsstrukturen i den yttre spanningsgenombrottsresistenta strukturregionen R2 istallet far P-typ RESURF- skiktet 20, och skyddsringsstrukturen kan bildas utan ett jonimplanteringsforfarande. id="p-109"
[0109] (Sjunde utforingsform) En sjunde utforingsform av foreliggande beskrivning beskrivs. Eftersom foreliggande utforingsform är den samma som den sjatte utfOringsformen forutom far en form av skyddsringsstrukturen beskrivs endast skillnaden. id="p-110"
[0110] FIG. 15 är ett diagram som illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en MOSFET enligt foreliggande utforingsform. Sa som visas i FIG. 15, enligt foreliggande utforingsform, aven om skyddsringsstrukturen är bildad genom anvandning av diket 45, lagkoncentrationsskiktet 47, och P+-typ skiktet 46 är dikena 45 anordnade i nedstigande ordning av deras bredd i utatriktningen. Vidare, nar diket 45 är srnalare är lagkoncentrationsskiktet 47 i diket 45 tjockare sa att P+-typ skiktet 46 pa lagkoncentrationsskiktet 47 kan vara tunnare. id="p-111"
[0111] I denna struktur avlastas det elektriska faltet ytterligare vid tidpunkten for AV. Darfor, aven nar storleken pa den yttre spanningsgenombrottsresistenta strukturregionen R2 är mindre an den enligt sjatte utforingsformen i vilken P+-typ skikten 46 har samma djup, kan samma eller hogre draingenombrottsspanning sakerstallas. id="p-112"
[0112] Ett tillverkningsforfarande for SiC-halvledaranordningen enligt foreliggande utforingsform är nastan det samma som har beskrivits i den sjatte utforingsformen. Sa som visas i FIG. 16 är en skillnad att dikena 45 är anordnade i nedstigande ordning av deras bredd i utatriktningen i forfarandet vilket ar beskrivet i den femte utforingsformen med hanvisning till FIG. 11B. Nar dikena 45 är anordnade i nedstigande ordning av deras bredd i utatriktningen i forvag andras tjockleken av I5gkoncentrationsskiktet 47 bildat p5 batten av diket 45 i enlighet med bredden av diket 45. Darfor, nar diket 45 är smalare, är lagkoncentrationsskiktet 47 tjockare sa att P+- typ skiktet 46 pa lagkoncentrationsskiktet kan vara tunnare. P5 detta satt tillverkas SiC- halvledaranordningen enligt foreliggande utforingsform. id="p-113"
[0113] (Attonde ufforingsform) En attonde utforingsform av fOreliggande beskrivning beskrivs. Eftersom foreliggande utforingsform är den samma som den sjatte och den sjunde ufforingsformen forutom for en form av skyddsringsstrukturen beskrivs endast skillnaden. id="p-114"
[0114] FIG. 17 är ett diagram som illustrerar en tvarsnittsvy av en SiC-halvledaranordning som har en MOSFET enligt foreliggande utfOringsform. I den sjatte och den sjunde ufforingsformen halls hojden av bottenytan av urtaget 17 bildat i den yttre spanningsgenombrottsresistenta strukturregionen R2 konstant. Alternativt, sa som visas i FIG. 17, kan hojden av bottenytan av urtaget 17 gradvis minska i utatriktningen av transistorcellregionen R1. P5 sa satt är P+- typ skikten 46 has skyddsringsstrukturen anordnade i nedstigande ordning av deras hojd s5 att det yttersta P+-typ skiktet 46 kan ha den minsta hOjden. id="p-115"
[0115] Nar Pf-typ skikten 46 has skyddsringsstrukturen är anordnade i nedstigande ordning av deras hojd är det elektriska faltet med effektivt avlastat. P5 sa satt är draingenombrottsspanningen forbattrad ytterligare. id="p-116"
[0116] 25 (Modifieringar) Aven om foreliggande beskrivning har beskrivits med hanvisning till utfOringsformer darav är det underforstatt att beskrivningen inte är begransad till utforingsformerna. Forliggande beskrivning är avsedd att omfatta olika modifieringar och ekvivalenta anordningar inom andemeningen och omfattningen av foreliggande beskrivning. id="p-117"
[0117] I ovanst5ende utfOringsformer är den elektriskt fait avlastande strukturen tillhandah5lIen genom att bilda sidoytan av urtaget 17 vid gransen mellan urtaget 16 och urtaget 17 anvandande P+-typ skiktet 15 eller 46, och den yttre spanningsgenombrottsresistenta strukturen är tillhandahallen genom att bilda P-typ RESURF-skiktet 20 eller skyddsringsstrukturen anvandande denna. Minimikravet for en sadan yttre spanningsgenombrottsresistent struktur är att inkludera den elektriskt fait avlastande strukturen vilken ar tillhandahallen genom att bilda sidoytan av urtaget 17 vid gransen mellan 26 urtaget 16 och urtaget 17 anvandande P+-typ skiktet 15 eller 46. Den yttre spanningsgenombrottsresistenta strukturen kan modifieras pa vilket som heist satt sa lange som minimikravet är uppfyllt. Exempelvis kan den yttre spanningsgenombrottsresistenta strukturen vara P-typ RESURF-skiktet 20 anvandande den elektriskt fait avlastande strukturen, skyddsringsstrukturen anvandande den elektrisk fait avlastande strukturen, eller en kombination av dessa. id="p-118"
[0118] I de ovanstaende utforingsformerna är en N-kanaltyp JFET i vilken en kanalregion är skapad I N--typ kanalskiktet 7 eller en N-kanaltyp MOSFET i vilken en kanalregion är skapad i P+-typ skiktet 3 vilket tillhandahaller P-typ basregionen beskrivna som eft exempel. Alternativt kan en P-kanaltyp JFET eller MOSFET i vilka eft konduktivitetsslag av vane komponent ar inverterat appliceras pa foreliggande beskrivning. Aven om en JFET eller en MOSFET är beskriven som ett exempel pa en transistor bildad i transistorcellregionen R1 kan annan typ av transistor bildas. id="p-119"
[0119] I den forsta ufforingsformen är JFET:en driven av en tvagatesdrivning i vilken source-tilldrain-strommen kontrolleras genom att kontrollera potentialen av vane av den forsta och den andra gateregionen. Altemativt kan JFET:en drivas genom en engatesdrivning i vilken source-till-drain-strommen är kontrollerad genom att kontrollera potentialen av en av den forsta och den andra gateregionen. id="p-120"
[0120] I de ovanstaende ufforingsformerna är N+-typ skiktet 4, vilket tillhandahaller sourceregionen, bildat genom epitaxiell tillvaxt. Alternativt kan N+-typ skiktet 4 bildas genom jonimplantering av N-typ fororeningar i den forsta gateregionen 3. I detta fall, nar Nr-typ skiktet 4 är bildat vid en position separerad fran mesastrukturen, finns det inget behov av att bilda urtaget 16.
Saledes kan mesastrukturen tillhandahallas av urtaget 17 enbart. id="p-121"
[0121] I SiC-halvledaranordningen som har JFET:en i transistorcellregionen R1 enligt den forsta till den fjarde utfOringsformen, eftersom diket 13 som motsvarar det forsta diket och diket 6 som motsvarar det andra diket kan bildas samtidigt, bildas den elektrisk fait avlastande strukturen sa som P-typ RESURF-skiktet 20 eller skyddsringsstrukturen genom att anvanda diket 13 fyllt med N--typ skikten 14 och P+-typ skiktet 15. Pa samma satt, i SiC-halvledaranordningen som har MOSFET:en i transistorcellregionen R1 enligt den femte till den attonde utforingsformen, eftersom diket 45 som motsvarar det forsta diket och diket 42 som motsvarar det andra diket kan bildas samtidigt, bildas den elektrisk fait avlastande strukturen sa som P-typ RESURF-skiktet 20 eller skyddsringsstrukturen genom att anvanda diket 42 fyllt med P+-typ skiktet 42. Alternativt, i SiC-halvledaranordningen som har JFET:en, kan den 27 elektrisk fait avlastande strukturen sa som P-typ RESURF-skiktet 20 eller skyddsringsstrukturen bildas genom att anvanda diket 42 fyllt P+-typ skiktet 42 sa som beskrivits i den femte till attonde utforingsformen, eller i SiC-halvledaranordningen som har MOSFET:en, kan den elektrisk falt avlastande strukturen sa som P-typ RESURF-skiktet eller skyddsringsstrukturen bildas genom att anvanda diket 13 fyllt med Nr-typ skikten 14 och P+-typ skiktet 15. 28

Claims (22)

PATE NTKRAV
1. Kiselkarbidhalvledaranordning innefattande: ett halvledarsubstrat (5) innefattande ett substrat (1) av forsta konduktivitetsslag, ett driftskikt (2) av forsta konduktivitetsslag p5 substratet (1) av forsta konduktivitetsslag, ett skikt (3) av andra konduktivitetsslag p5 driftsskiktet (2), och ett skikt (4) av forsta konduktivitetsslag p5 skiktet (3) av andra konduktivitetsslag; en transistor bildad i en transistorcellregion (R1) av halvledarsubstratet (5); och en yttre spanningsgenombrottsresistent struktur bildad i en yttre spanningsgenombrottsresistent strukturregion (R2) vilken omger en yttre periferi av transistorcellregionen (R1), varvid den yttre spanningsgenombrottsresistenta strukturen bildad i en yttre spanningsgenombrottsresistent strukturregion (R2) innefattar eft forsta urtag (17) vilket omger den yttre periferin av transistorcellregionen (R1), ett forsta dike (13, 45) anordnat vid en sidoyta av det forsta urtaget (17) p5 en innerperiferi av det forsta urtaget (17), och en elektriskt falt avlastande struktur som har ett begravt skikt (15, 46) av andra konduktivitetsslag, det forsta urtaget (17) är djupare an skiktet (4) av forsta konduktivitetsslag och skiktet (3) av andra konduktivitetsslag och nar driftskiktet (2), det forsta diket (13, 45) omger den yttre periferin av transistorcellregionen (R1), och det begravda skiktet (15, 46) av andra konduktivitetsslag är begravt i det forsta diket (13, 45) och tillhandahaller sidoytan av det forsta urtaget (17).
2. Kiselkarbidhalvledaranordning enligt krav 1, vidare innefattande: ett andra urtag (16) djupare an en tjocklek av skiktet (4) av forsta konduktivitetsslag och omgivande den yttre periferin av transistorcellregionen (R1), varvid det forsta urtaget (17) är anordnat langre bort fran transistorcellregionen (R1) an det andra urtaget (16) och djupare an det andra urtaget (16), och det forsta diket (13, 45) är anordnat vid en grans mellan det fOrsta urtaget (17) och det andra urtaget (16).
3. Kiselkarbidhalvledaranordning enligt krav 2, varvid skiktet (18, 19) av andra konduktivitetsslag är bildat p5 en narliggande sida av en bottensida av det andra urtaget (16) till det forsta urtaget (17), bildat pa en narliggande sida av en bottensida av det forsta urtaget (17) till det andra urtaget (16), och forenat till det begravda skiktet (15, 46) av andra konduktivitetsslag for att bilda 29 ett RESURF-skikt (20) av andra konduktivitetsslag vilket tillhandahaller den elektriskt falt avlastande strukturen.
4. Kiselkarbidhalvledaranordning enligt krav 2, vidare innefattande ett flertal av forsta diken (13, 45) innefattande det forsta diket (13, 45), varvid det flertalet av forsta diken (13, 45) är anordnade utat fran gransen mellan det forsta urtaget (17) och det andra urtaget (16), och det begravda skiktet (15, 46) av andra konduktivitetsslag är begravt i var och en av flertalet av fOrsta diken (13, 45) far att bilda en skyddsringsstruktur vilken tillhandahaller den elektriskt falt avlastande strukturen.
5. Kiselkarbidhalvledaranordning enligt krav 2 eller 4, vidare innefattande eft flertal av forsta diken (13, 45) innefattande det forsta diket (13, 45) varvid det flertalet forsta diken (13, 45) är anordnade mat fran gransen mellan det forsta urtaget (17) och det andra urtaget (16), och det begravda skiktet (15, 46) av andra konduktivitetsslag är begravt i var och en av det flertalet forsta diken (13, 45) for att bilda en skyddsringsstruktur vilken tillhandahaller den elektriskt falt avlastande strukturen.
6. Kiselkarbidhalvledaranordning enligt krav 4 eller 5, varvid det flertalet av forsta diken (13, 45) är anordnade i nedstigande ordning av deras bredd i en utatriktning av transistorcellregionen (R1).
7. Kiselkarbidhalvledaranordning enligt nagot av kraven 1-6, varvid en JFET är bildad i transistorcellregionen (R1) och innefattar en forsta gateregion, en sourceregion, ett andra dike (6), ett kanalskikt (7) av forsta konduktivitetsslag, en andra gateregion (8) av andra konduktivitetsslag, en sourceelektrod (10), och en drainelektrod (12), den forsta gateregionen är tillhandahallen av skiktet (3) av andra konduktivitetsslag, sourceregionen är tillhandahallen av skiktet (4) av forsta konduktivitetsslag, det andra diket (6) nar driftskiktet (2) genom att penetrera skiktet (4) av forsta konduktivitetsslag och skiktet (3) av andra konduktivitetsslag, kanalskiktet (7) är bildat genom epitaxiell tillvaxt pa en innervagg av det andra diket (6), den andra gateregionen (8) är bildad pa kanalskiktet (7), sourceelektroden (10) är elektriskt ansluten till skiktet (4) av forsta konduktivitetsslag, drainelektroden (12) är elektriskt ansluten till substratet (1) av forsta konduktivitetsslag, och en source-till-drain strom är kontrollerad genom att kontrollera en potential av atminstone en av den forsta gateregionen (3) och den andra gateregionen (8).
8. Kiselkarbidhalvledaranordning enligt krav 7, varvid det forsta diket (13) och det andra diket (6) har samma djup, och det begravda skiktet (15) av andra konduktivitetsslag är bildat p5 ett begravt skikt (14) av fOrsta konduktivitetsslag i det fOrsta diket (13).
9. Kiselkarbidhalvledaranordning enligt n5got av kraven 1-6, varvid en MOSFET är bildad i transistorcellregionen (R1) och innefattar en basregion, en sourceregion, ett gateisolerande skikt (40), en gateelektrod (41), en sourceelektrod (10), en drainelektrod (12), ett andra dike (42), och ett djupskikt (43) av andra konduktivitetsslag, basregionen är tillhandahallen av skiktet (3) av andra konduktivitetsslag, sourceregionen är tillhandahallen av skiktet (4) av forsta konduktivitetsslag, det gateisolerande skiktet (40) är bildat p5 en yta av basregionen mellan sourceregionen och driftskiftet, gateelektroden (41) är bildad p5 en yta av det gateisolerande skiktet (40), sourceelektroden (10) är elektriskt ansluten till skiktet (4) av forsta konduktivitetsslag, drainelektroden (12) är elektriskt ansluten till substratet (1) av forsta konduktivitetsslag, det andra diket (42) nar driftskiktet (2) genom att penetrera skiktet (4) av forsta konduktivitetsslag och skiktet (3) av andra konduktivitetsslag, djupskiktet (43) av andra konduktivitetsslag är begravt i det andra diket (42), och en source-till-drain-strom är kontrollerad genom att kontrollera en potential hos gateelektroden (41).
10. Kiselkarbidhalvledaranordning enligt krav 9, varvid det forsta diket (45) och det andra diket (42) har samma djup.
11. Kiselkarbidhalvledaranordning enligt krav 9 eller 10, varvid ett annat dike (6') är bildat i transistorcellregionen (R1) och nar driftskiktet (2) genom att penetrera skiktet (4) av forsta konduktivitetsslag och skiktet (3) av andra konduktivitetsslag, 31 det gateisolerande skiktet (40) och gateelektroden (41) är bildade i det ett annat diket (6') sa att MOSFET:en har en dikesgatesstruktur, och det ett annat diket (6') av dikesgatestrukturen är djupare an det andra diket (42).
12. Forfarande for tillverkning av en kiselkarbidhalvledaranordning, kiselkarbidhalvledaranordningen innefattande: ett halvledarsubstrat (5) innefattande ett substrat (1) av forsta konduktivitetsslag, ett driftskikt (2) av forsta konduktivitetsslag pa substratet (1) av forsta konduktivitetsslag, ett skikt (3) av andra konduktivitetsslag pa driftsskiktet (2), och ett skikt (4) av fOrsta konduktivitetsslag pa skiktet (3) av andra konduktivitetsslag; en transistor bildad i en transistorcellregion (R1) av halvledarsubstratet (5); och en yttre spanningsgenombrottsresistent struktur bildad i en yttre spanningsgenombrottsresistent strukturregion (R2) vilken omger en yttre periferi av transistorcellregionen (R1), forfarandet innefattande: ett steg av att framstalla halvledarsubstratet (5); ett steg av att bilda ett forsta dike (13, 45) i den yttre spanningsgenombrottsresistenta strukturregionen (R2) pa sadant satt aft det forsta diket (13, 45) omger den yttre periferin av transistorcellregionen (R1); ett steg av att bilda ett begravt skikt (15, 46) av andra konduktivitetsslag i det forsta diket (13, 45), och ett steg av att bilda ett forsta urtag (17) vilket är djupare an skiktet (4) av forsta konduktivitetslag och skiktet (3) av andra konduktivitetsslag och nar driftskiktet (2) pa saciant satt att det forsta urtaget (17) omger den yttre periferin av transistorcellregionen (R1), varvid i steget av att bilda det forsta urtaget (17), det forsta diket (13, 45) ar anordnat vid en sidoyta av det forsta urtaget (17) pa en innerperiferi av det forsta urtaget (17) sa att sidoytan av det forsta urtaget (17) är tillhandahallen av det begravda skiktet (15, 46) av andra konduktivitetsslag far att bilda en elektriskt falt avlastande struktur som har det begravda skiktet (15, 46) av andra konduktivitetsslag.
13. Forfarande enligt krav 12, vidare innefattande: ett steg av att bilda ett andra urtag (16) djupare an en tjocklek av skiktet (4) av forsta konduktivitetsslag pa sadant satt att det andra urtaget (16) omger den yttre periferin av transistorcellregionen (R1), varvid i steget av att bilda det forsta urtaget (17), det forsta diket (13, 45) ar anordnat vid en grans mellan det forsta urtaget (17) och det andra urtaget (16) sa aft sidoytan av det 32 forsta urtaget (17) vid gransen mellan det forsta urtaget (17) och det andra urtaget (16) är tillhandahallen av det begravda skiktet (15, 46) av andra konduktivitetsslag for att bilda den elektrisk falt avlastande strukturen som har det begravda skiktet (15, 46) av andra konduktivitetsslag.
14. Forfarande enligt krav 13, vidare innefattande: ett steg av att bilda ett andra konduktivitetsskikt (18, 19) pa en narliggande sida av en bottenyta av det andra urtaget (16) till det forsta urtaget (17) och pa en narliggande sida av en bottenyta av det forsta urtaget (17) till det andra urtaget (16) pa sadant satt att den andra konduktivitetsskiktet (18, 19) ar forenat till det begravda skiktet (15, 46) av andra konduktivitetsslag for att bilda ett RESURF-skikt (20) av andra konduktivitetsslag vilket tillhandahaller den elektriskt fait avlastande strukturen, varvid steget av att bilda det andra konduktivitetsskiktet (18, 19) foljer efter steget av att bilda det fOrsta urtaget (17) och steget av att bilda det andra urtaget (16), och steget av att bilda det andra konduktivitetsskiktet (18, 19) innefattar ett steg av aft bilda en mask pa en yta av substratet och ett steg av att utfora jonimplantering av fororeningar av andra konduktivitetsslag i en riktning normal till substratet genom att anvanda masken.
15. Forfarande enligt krav 12, varvid i steget av att bilda det forsta diket (13, 45) bildas eft flertal av forsta diken (13, 45) innefattande det forsta diket (13, 45) pa sadant satt att det flertalet av forsta diken (13, 45) är anordnande utat fran gransen mellan det forsta urtaget (17) och det andra urtaget (16), och i steget av att bilda det begravda skiktet (15, 46) av andra konduktivitetsslag bildas det begravda skiktet (15, 46) av andra konduktivitetsslag i var och en av flertalet av forsta diken (13, 45) for att bilda en skyddsringsstruktur vilken tillhandahaller den elektrisk falt avlastande strukturen.
16. Forfarande enligt krav 12 eller 15, varvid i steget av att bilda det forsta diket (13, 45) bildas eft flertal av forsta diken (13, 45) innefattande det forsta diket (13, 45) pa sadant satt att det flertalet av forsta diken (13, 45) är anordnande mat fran gransen mellan det forsta urtaget (17) och det andra urtaget (16), och i steget av att bilda det begravda skiktet (15, 46) av andra konduktivitetsslag bildas det begravda skiktet (15, 46) av andra konduktivitetsslag i var och en av flertalet av 33 forsta diken (13, 45) for att bilda en skyddsringsstruktur vilken tillhandahaller den elektrisk falt avlastande strukturen.
17. Forfarande enligt krav 15 eller 16, varvid i steget av att bilda det forsta diket (13, 45) bildas det flertalet av forsta diken (13, 45) sa att det flertalet av forsta diken (13, 45) är anordnade i nedstigande ordning av deras bredd i en utatriktning av transistorcellregionen (R1).
18. Forfarande enligt nagot av kraven 12-17, vidare innefattande: ett steg av att bilda en JFET i transistorcellregionen (R1), varvid JFET:en har en forsta gateregion tillhandahallen av skiktet (3) av andra konduktivitetsslag och en sourceregion tillhandahallen av skiktet (4) av forsta konduktivitetsslag, varvid steget av att bilda JFET:en innefattar ett steg av att bilda ett andra dike (6) vilket nar driftskiftet (2) genom att penetrera skiktet (4) av fOrsta konduktivitetsslag och skiktet (3) av andra konduktivitetsslag, ett steg av att bilda ett kanalskikt (7) av forsta konduktivitetsslag genom epitaxiell tillvaxt pa en innervagg av det andra diket (6), ett steg av att bilda en andra gateregion (8) av andra konduktivitetsslag pa kanalskiktet (7), ett steg av att bilda en sourceelektrod (10) elektrisk ansluten till skiktet (4) av forsta konduktivitetsslag, och ett steg av att bilda en drainelektrod (12) elektrisk ansluten till substratet (1) av forsta konduktivitetsslag, och en source-till-drain-strom kontrolleras genom att kontrollera en potential av atminstone en av den forsta gateregionen (3) och den andra gateregionen (8).
19. Forfarande enligt krav 18, vidare innefattande: ett steg av att bilda ett begravt skikt (14) av forsta konduktivitetsslag i det forsta diket (13), varvid steget av att bilda det begravda skiktet (46) av andra konduktivitetsslag utfors efter steget av att bilda det begravda skiktet (14) av forsta konduktivitetsslag, steget av att bilda det forsta diket (13) och steget av att bilda det andra diket (6) utfOrs pa samma gang, steget av att bilda det begravda skiktet (14) av forsta konduktivitetsslag och steget av att bilda kanalskiktet (7) utfOrs pa samma gang, och steget av att bilda det begravda skiktet (15) av andra konduktivitetsslag och steget av att bilda den andra gateregionen (8) utfOrs pa samma gang.
20. Forfarande enligt nagot av kraven 12-17, vidare innefattande: 34 ett steg av att bilda en MOSFET i transistorcellregionen (R1), varvid MOSFET:en har en basregion tillhandahallen av skiktet (3) av andra konduktivitetsslag och en sourceregion tillhandah5lIen av skiktet (4) av forsta konduktivitetsslag, varvid steget av att bilda MOSFET:en innefattar ett steg av att bilda ett andra dike (42) vilket nar driftskiktet (2) genom att penetrera skiktet (4) av forsta konduktivitetsslag och skiktet (3) av andra konduktivitetsslag, ett steg av att bilda ett djupskikt (43) av andra konduktivitetsslag i det andra diket (42), ett steg av att bilda ett gateisolerande skikt (40) p5 en yta av basregionen mellan sourceregionen och driftskiktet, ett steg av att bilda en gateelektrod (41) p5 en yta av det gateisolerande skiktet (40), bilda en sourceelektrod (10) elektriskt ansluten till skiktet (4) av forsta konduktivitetsslag, och ett steg av att bilda en drainelektrod (12) elektriskt ansluten till substratet (1) av forsta konduktivitetsslag, och en source-till-drain strom kontrolleras genom att kontrollera en potential av gateelektroden (41).
21. Forfarande enligt krav 20, varvid steget av att bilda det forsta diket (45) och steget av att bilda det andra diket (42) utfors pa samma gang, och steget av att bilda det begravda skiktet (46) av andra konduktivitetsslag och steget av att bilda djupskiktet (43) utfors p5 samma gang.
22. Forfarande enligt krav 20 eller 21, vidare innefattande: ett steg av att bilda ett annat dike (6') i transistorcellregionen (R1) p5 sklant satt att det ett annat diket (6') är djupare an det andra diket (42) och nar driftskiktet (2) genom att penetrera skiktet (4) av forsta konduktivitetsslag och skiktet (3) av andra konduktivitetsslag, varvid det gateisolerande skiktet (40) och gatelektroden (41) bildas i det ett annat dike (6') s5 att MOSFET:en har en dikesgatesstruktur. 1/16 FIG. IA BEG RAVD EPITAXIELL REGION R3 TRANSISTORCELLREGION R1 '(TIRE SPANNINGSGENOMBROTTSRESISTENT REGION R2 FIG. lB 11 9 2/16
SE1450265A 2011-08-10 2012-08-08 Kiselkarbidhalvledaranordning och förfarande för tillverkning av densamma SE537601C2 (sv)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011174774A JP5482745B2 (ja) 2011-08-10 2011-08-10 炭化珪素半導体装置およびその製造方法
PCT/JP2012/005040 WO2013021636A1 (ja) 2011-08-10 2012-08-08 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
SE1450265A1 SE1450265A1 (sv) 2014-03-07
SE537601C2 true SE537601C2 (sv) 2015-07-14

Family

ID=47668171

Family Applications (1)

Application Number Title Priority Date Filing Date
SE1450265A SE537601C2 (sv) 2011-08-10 2012-08-08 Kiselkarbidhalvledaranordning och förfarande för tillverkning av densamma

Country Status (5)

Country Link
US (1) US8901573B2 (sv)
JP (1) JP5482745B2 (sv)
DE (1) DE112012003282B4 (sv)
SE (1) SE537601C2 (sv)
WO (1) WO2013021636A1 (sv)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6077380B2 (ja) * 2013-04-24 2017-02-08 トヨタ自動車株式会社 半導体装置
JP2015032665A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
US9425265B2 (en) * 2013-08-16 2016-08-23 Cree, Inc. Edge termination technique for high voltage power devices having a negative feature for an improved edge termination structure
JP6231396B2 (ja) * 2014-02-10 2017-11-15 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
WO2015158204A1 (zh) * 2014-04-14 2015-10-22 上海恒瑞医药有限公司 酰胺类衍生物及其可药用盐、其制备方法及其在医药上的应用
JP6291988B2 (ja) 2014-04-15 2018-03-14 住友電気工業株式会社 炭化珪素半導体装置
JP6354525B2 (ja) * 2014-11-06 2018-07-11 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6613610B2 (ja) * 2015-05-14 2019-12-04 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112016004981T5 (de) 2015-10-30 2018-07-19 Mitsubishi Electric Corporation Siliciumcarbid-halbleitervorrichtung
JP6705155B2 (ja) 2015-11-13 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6485382B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6470214B2 (ja) * 2016-03-16 2019-02-13 株式会社東芝 半導体装置
JP6740759B2 (ja) * 2016-07-05 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6696329B2 (ja) * 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6658406B2 (ja) 2016-08-31 2020-03-04 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6871562B2 (ja) * 2016-11-16 2021-05-12 富士電機株式会社 炭化珪素半導体素子およびその製造方法
US10861931B2 (en) * 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
JP6673232B2 (ja) * 2017-01-17 2020-03-25 株式会社デンソー 炭化珪素半導体装置
US11817293B2 (en) * 2020-01-10 2023-11-14 The Research Foundation For The State University Of New York Photoresist layers of semiconductor components including electric fields, system, and methods of forming same
JP7334678B2 (ja) * 2020-06-04 2023-08-29 三菱電機株式会社 半導体装置
CN112349771A (zh) * 2020-09-30 2021-02-09 湖南大学 一种碳化硅器件埋层型终端结构及其制备方法
KR102426997B1 (ko) * 2020-12-30 2022-07-28 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 SiC 트랜지스터 및 그것의 제조 방법
KR102426998B1 (ko) * 2020-12-30 2022-07-28 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 Si 트랜지스터 및 그것의 제조 방법
CN119054083A (zh) * 2022-04-14 2024-11-29 株式会社电装 半导体装置及其制造方法
CN115148826B (zh) * 2022-09-06 2023-01-06 深圳平创半导体有限公司 一种深沟槽碳化硅jfet结构的制作方法
CN117790537B (zh) * 2023-12-28 2024-10-25 深圳平湖实验室 一种半导体器件、其制作方法及电子器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693308B2 (en) 2002-02-22 2004-02-17 Semisouth Laboratories, Llc Power SiC devices having raised guard rings
JP4051971B2 (ja) 2002-03-15 2008-02-27 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4179139B2 (ja) 2003-11-14 2008-11-12 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE102005023891B4 (de) 2004-05-24 2009-08-27 DENSO CORPORATION, Kariya-shi Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
JP4857527B2 (ja) * 2004-05-24 2012-01-18 株式会社デンソー 炭化珪素半導体装置の製造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4683075B2 (ja) 2008-06-10 2011-05-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5326405B2 (ja) 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
JP5396953B2 (ja) * 2009-03-19 2014-01-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP5482745B2 (ja) 2014-05-07
DE112012003282B4 (de) 2025-02-06
US8901573B2 (en) 2014-12-02
DE112012003282T5 (de) 2014-04-30
US20140145212A1 (en) 2014-05-29
SE1450265A1 (sv) 2014-03-07
WO2013021636A1 (ja) 2013-02-14
JP2013038308A (ja) 2013-02-21

Similar Documents

Publication Publication Date Title
SE537601C2 (sv) Kiselkarbidhalvledaranordning och förfarande för tillverkning av densamma
JP4955222B2 (ja) 半導体装置の製造方法
JP5569162B2 (ja) 半導体装置および半導体装置の製造方法
US8304329B2 (en) Power device structures and methods
US9368576B2 (en) Methods of manufacturing trench semiconductor devices with edge termination structures
CN106170853B (zh) 制造半导体器件的方法和半导体产品
JP5515248B2 (ja) 半導体装置
EP2543072B1 (en) Structures and methods of fabricating dual gate devices
CN101416315B (zh) 用于功率器件的电荷平衡技术
US20120187477A1 (en) Super-junction trench mosfet with multiple trenched source-body contacts
US10818783B2 (en) Semiconductor device and manufacturing method therefor
KR20110100021A (ko) 반도체 장치
CN104838500B (zh) 半导体装置及其制造方法
JP7329907B2 (ja) ｄＶ／ｄｔ可制御性およびクロストレンチ機構を有するパワー半導体デバイス
JP2016127245A (ja) 半導体装置および半導体装置の製造方法
CN113826213B (zh) 碳化硅半导体装置及其制造方法
JP2011204808A (ja) 半導体装置および半導体装置の製造方法
CN101288176A (zh) Soi沟槽横型igbt
WO2015141327A1 (ja) 半導体装置
WO2012113818A2 (en) Power semiconductor device and method for manufacturing such a power semiconductor device
JP6385755B2 (ja) 半導体装置の製造方法
JP2017098449A (ja) 半導体装置および半導体装置の製造方法
US9178027B1 (en) Bidirectional trench FET with gate-based resurf
US9356107B2 (en) Semiconductor device and production device therefor
JP7647452B2 (ja) 半導体装置およびその製造方法