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JP6485382B2 - 化合物半導体装置の製造方法および化合物半導体装置 - Google Patents

化合物半導体装置の製造方法および化合物半導体装置 Download PDF

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Description

本発明は、例えば炭化珪素（以下、ＳｉＣという）や窒化ガリウム（以下、ＧａＮという）などの化合物半導体を用いた化合物半導体装置の製造方法および化合物半導体装置に関する。
従来より、化合物半導体としてＳｉＣやＧａＮなどを用いた化合物半導体装置が種々提案されている。化合物半導体装置には、例えば反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴなどの縦型スイッチング素子が備えられる。
例えば、反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、トレンチ内のゲート電極に対してゲート電圧を印加することで、トレンチ側面に位置するｐ型ベース領域にチャネルを形成し、このチャネルを通じてドレイン・ソース間に電流を流すという動作を行う。
このような縦型ＭＯＳＦＥＴにおいて、Ｌ負荷耐性に関する対策を図った構造として、特許文献１に示すものがある。具体的には、ｐ型ベース領域よりも深い位置まで形成したディープｐ型層を形成し、このディープｐ型層の底面で優先的にアバランシェブレークダウンを発生させることで、寄生トランジスタを動作させ難い経路でサージエネルギーを引抜き、Ｌ負荷耐量を確保するようにしている。ただし、ディープｐ型層が深い場合、ディープｐ型層からドリフト層側に伸びる空乏層によってＪＦＥＴ部におけるｎ-型ドリフト層が空乏化し、ＪＦＥＴ抵抗が増大することとなる。このため、特許文献１では、ディープｐ型層のうちの底面側を除いた側面位置にｎ型の制限層を備え、ディープｐ型層の側面より伸びる空乏層の伸び量を制限し、ＪＦＥＴ抵抗の増大を抑制している。
特開２０１５−１４１９２１号公報
しかしながら、上記した特許文献１においては、ディープｐ型層の側面にｎ型の制限層を的確に形成する製造方法については開示されていない。このため、ディープｐ型層の側面にｎ型の制限層を的確に形成できるようにすることが望まれる。
なお、ここでは、ディープｐ型層を有する化合物半導体装置の一例として、縦型ＭＯＳＦＥＴなどの縦型スイッチング素子を例に挙げたが、これに限らず、ジャンクションバリアダイオード（以下、ＪＢＳという）などについても、同様の構成が適用できる。このため、ＪＢＳなどについても縦型スイッチング素子の場合と同様のことが言える。
本発明は上記点に鑑みて、ディープ層の側面に制限層を的確に製造することができる化合物半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の化合物半導体装置の製造方法は、化合物半導体にて構成される第１導電型の下地層（２、４２）を有する半導体基板（１、２、４１、４２）を用意することと、下地層に対してディープトレンチ（１５、４９）を形成することと、エピタキシャル成長装置内に第１導電型ドーパントを含むドーパントガスと第２導電型ドーパントを含むドーパントガスおよび化合物半導体の原料ガスを導入し、ディープトレンチの底部から該ディープトレンチの開口入口に向かって第２導電型のディープ層（５、４４）を形成するとともに、該ディープトレンチの側面にディープ層の側面から下地層に伸びる空乏層を制限する第１導電型の制限層（７、４５）をエピタキシャル成長させることで、ディープ層および制限層によって該ディープトレンチ内を埋め込むことと、を含んでいる。
そして、このような製造方法において、ディープトレンチを埋め込むことでは、化合物半導体のエピタキシャル成長における面方位依存性により、ディープトレンチの底部において第２導電型層の方が第１導電型層よりも優位にエピタキシャル成長させると共にディープトレンチの側面において第１導電型層の方が第２導電型層よりも優位にエピタキシャル成長させることで、ディープトレンチの底部から該ディープトレンチの開口入口に向かってディープ層を成長させると共にディープトレンチの側面から制限層を成長させる。
このように、第１導電型ドーパントを含むドーパントガスと第２導電型ドーパントを含むドーパントガスおよび化合物半導体の原料ガスを導入し、同時にディープ層および制限層を形成している。すなわち、第１導電型ＳｉＣ層と第２導電型ＳｉＣ層のエピタキシャル成長における面方位依存性を利用して、ディープトレンチの底部にディープ層が形成され、ディープトレンチの側面に制限層が形成されるようにしている。このようにすることで、ディープ層の側面に制限層が形成された構造を的確に形成することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図２に続くＳｉＣ半導体装置の製造工程を示した断面図である。 第１実施形態にかかるディープトレンチ内へのｐ型ディープ層および制限層の成長プログラムを示したタイムチャートである。 第２実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 第３実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図６に示すＳｉＣ半導体装置の製造工程を示した断面図である。 第４実施形態で説明するＳｉＣ半導体装置の製造工程を示した断面図である。 第４実施形態にかかるディープトレンチ内へのｐ型ディープ層および制限層の成長プログラムを示したタイムチャートである。 第５実施形態で説明するＳｉＣ半導体装置の製造工程を示した断面図である。 第５実施形態にかかるディープトレンチ内へのｐ型ディープ層および制限層の成長プログラムを示したタイムチャートである。 第６実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図１２に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図１３に続くＳｉＣ半導体装置の製造工程を示した断面図である。 第７実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。 図１５に示すＳｉＣ半導体装置の製造工程を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。ここでは、化合物半導体装置の一例として、トレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について説明する。
図１に示すＳｉＣ半導体装置は、セル領域にトレンチゲート構造の縦型ＭＯＳＦＥＴが形成されたものであり、図示していないが、セル領域を囲む外周領域に外周耐圧構造が備えられた構成とされている。
ＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、表面が（０００１）Ｓｉ面とされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。
ｎ-型ドリフト層２の上層部にはベース領域３が形成されている。本実施形態の場合、ベース領域３は、ｎ-型ドリフト層２よりも高不純物濃度のｐ型ＳｉＣで構成されている。例えば、本実施形態のベース領域３は、ｐ型不純物濃度が２．０×１０17／ｃｍ3程度とされ、厚みが３００ｎｍとされている。
さらに、ベース領域３の上層部分にはｎ+型ソース領域４が形成されている。また、ベース領域３の底部に接しつつ、ｎ-型ドリフト層２のうちのベース領域３側の一面からｎ+型基板１側に向かってｐ型ディープ層５が形成されている。さらに、ｎ+型ソース領域４の表面からｎ+型ソース領域４を貫通し、ベース領域３に達するようにｐ+型コンタクト層６が形成されている。
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されている。ｐ型ディープ層５は、トレンチゲート構造から所定距離離されて形成されており、トレンチゲート構造よりも深い位置まで形成されている。具体的には、ベース領域３の下方において、ｎ-型ドリフト層２の表面からディープトレンチ１５が形成されており、このディープトレンチ１５内にｐ型ディープ層５が形成されている。例えば、ディープトレンチ１５は、アスペクト比が２以上の深さとされている。ｎ+型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。また、ｐ型ディープ層５やｐ+型コンタクト層６は、ベース領域３よりも高不純物濃度とされ、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19／ｃｍ3とされている。本実施形態では、ｐ+型コンタクト層６がベース領域３に達しており、かつ、ｐ型ディープ層５がベース領域３に接していることから、これらベース領域３とｐ型ディープ層５およびｐ+型コンタクト層６は同電位になる。
さらに、ディープトレンチ１５内における側面、つまりｐ型ディープ層５の側面には、ｎ+型の制限層７が形成されている。制限層７は、ｐ型ディープ層５の底部よりも浅い位置まで形成されており、制限層７よりも深い位置にｐ型ディープ層５が残された状態になっている。制限層７は、ｎ+型基板１の平面方向において所定厚さとされており、ｐ型ディープ層５の両側面それぞれに互いに向かい合うように１つずつ形成され、それぞれ同じ幅で形成されている。制限層７は、ｎ-型ドリフト層２よりも高不純物濃度で構成されており、例えば４．０×１０16〜１．０×１０17／ｃｍ3の不純物濃度とされている。
また、ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするゲートトレンチ８が形成されている。このゲートトレンチ８の側面と接するように上述したベース領域３およびｎ+型ソース領域４が配置されている。
さらに、ベース領域３のうちゲートトレンチ８の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域４とｎ-型ドリフト層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ８の内壁面にはゲート絶縁膜９が形成されている。そして、ゲート電極１０の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１０が形成されており、これらゲート電極１０およびゲート電極１０によってゲートトレンチ８内が埋め尽くされている。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４やｐ型ディープ層５およびｐ+型コンタクト層６もトレンチゲート構造の長手方向に沿って延設されたレイアウト構造とされている。
また、ｎ+型ソース領域４およびｐ+型コンタクト層６の表面やゲート電極１０の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層６）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、図示しない層間絶縁膜上に形成されることで電気的に絶縁されている。そして、層間絶縁膜に形成されたコンタクトホールを通じて、ソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層６と電気的に接触させられ、ゲート配線はゲート電極１０と電気的に接触させられている。
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、この縦型ＭＯＳＦＥＴが形成されたセル領域の外周領域に、図示しない外周耐圧構造が備えられることで、本実施形態にかかるＳｉＣ半導体装置が構成されている。
このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、ゲート電極１０にゲート電圧を印加すると、ベース領域３のうちゲートトレンチ８に接している表面にチャネル領域が形成される。これにより、ソース電極１１から注入された電子がｎ+型ソース領域４からベース領域３に形成されたチャネル領域を通った後、ｎ-型ドリフト層２に到達し、ソース電極１１とドレイン電極１２との間に電流を流すという動作が行われる。
続いて、図１のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図２〜図４を参照して説明する。
〔図２（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板１の表面上にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ型ディープ層５および制限層７の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｐ型ディープ層５および制限層７の形成予定位置にディープトレンチ１５を形成する。このとき形成されるディープトレンチ１５は、ｎ+型基板１の表面が（０００１）Ｓｉ面とされていて、その上に形成されているｎ-型ドリフト層２も同じ面方位とされていることから、底面が（０００１）Ｓｉ面となり、側面がａ面もしくはｍ面、例えば（１−１００）面となる。
〔図２（ｃ）、（ｄ）に示す工程〕
マスク材を除去し、エピタキシャル成長装置を用いて、ディープトレンチ１５内を埋め込むようにＳｉＣ層をエピタキシャル成長させる。具体的には、図４に示すように、まずエピタキシャル成長装置内を所定温度（例えば１６５０℃）に上昇させる昇温期間を経て、ＳｉＣ原料ガスと共にｐ型ドーパントとなる有機金属材料を含むｐ型ドーパントガスを導入する。例えば、昇温期間については４０分以下に設定してあり、その期間中に所定温度まで昇温させている。
ＳｉＣ原料ガスとしては、例えばＳｉ原料となるシランやＣ原料となるプロパン等を用いている。また、ｐ型ディープ層５を形成する際のｐ型ドーパントガスとしては、ｐ型ドーパントを含むＴＭＡ（トリメチルアルミニウムの略）を用いている。また、必要に応じて、エッチングガスとして、例えば水素（Ｈ2）も導入している。
このとき、エピタキシャル成長の開始前、つまり原料ガスを導入する前に、ｐ型ドーパントガスを導入するプレドープを行い、その後にプロパンおよびシランのＳｉＣ原料ガスをチャンバ内に導入してｐ型ディープ層５をエピタキシャル成長させる。さらに、ＳｉＣ原料ガスの導入後、所定期間が経過してからｎ型ドーパントを含むｎ型ドーパントガス、例えば窒素（Ｎ2）を導入する。
このように、エピタキシャル成長前のプレドープを行うことにより、エピタキシャル成長装置のチャンバ内の雰囲気がｐ型ドーパントガスで満たされるとともに、チャンバ内壁面にｐ型ドーパントが吸収、つまり貼り付くようにできる。
このため、ｐ型ディープ層５の成長時に、ｐ型ドーパントがガス導入初期時にチャンバ内壁面に貼り付いてしまうことを抑制でき、これによるチャンバ内の雰囲気中におけるｐ型ドーパント濃度の低下を抑制できる。このため、エピタキシャル成長の初期時より、チャンバ内の雰囲気中におけるｐ型ドーパント濃度を所望の濃度に保つことができ、ディープ層の不純物濃度を急峻に変化させるなど、ディープ層の不純物濃度を的確に制御することが可能となる。
そして、このようなｐ型ドーパントガスの導入を行いながらＳｉＣ原料ガスの導入を行うことで、ディープトレンチ１５内における底部にｐ型ディープ層５の一部を形成することができる。ｐ型ＳｉＣ層は、ＳｉＣの面方位依存性により、ディープトレンチ１５の底面において成長し易く、ディープトレンチ１５の側面では成長し難くなる。このため、ディープトレンチ１５の側面上においてｐ型ＳｉＣ層が形成されるレートとエッチングガスもしくは熱エッチングによって除去されるレートが均衡する条件となるように、チャンバ内温度やＳｉＣ原料ガスの導入量などを制御する。これにより、ディープトレンチ１５内における底面にのみｐ型ディープ層５が形成され、側面にはｐ型ディープ層５が形成されないようにすることができる。
また、ｐ型ディープ層５がディープトレンチ１５の底面に形成された後に、ｎ型ドーパントガスの導入を開始する。これにより、ｐ型ドーパントガスとｎ型ドーパントガスおよびＳｉＣ原料ガスに加えて、必要に応じてエッチングガスがエピタキシャル成長装置に同時に導入される。そして、ｎ型ＳｉＣ層は、ＳｉＣの面方位依存性により、ディープトレンチ１５の側面において成長し易く、ディープトレンチ１５の底面では成長し難くなる。このため、ディープトレンチ１５の底面上にはｐ型ＳｉＣ層が形成されていき、側面上にはｎ型ＳｉＣ層が形成されていく。これにより、図２（ｄ）に示したように、ディープトレンチ１５内がｐ型ディープ層５および制限層７が埋め込まれる。そして、ディープトレンチ１５の底部から開口入口に向かってｐ型ディープ層５が形成され、かつ、ディープトレンチ１５の側面、つまりｐ型ディープ層５の側面に制限層７が形成された構造が形成される。
なお、図中には記載していないが、ｎ-型ドリフト層２の表面上にもｐ型ディープ層５を構成するｐ型ＳｉＣ層が形成される。このため、研削やＣＭＰ（Chemical Mechanical Polishing）などによる平坦化によって、ｎ-型ドリフト層２の表面上のｐ型ＳｉＣ層については除去し、ｎ-型ドリフト層２を露出させる。
〔図２（ｅ）に示す工程〕
再びエピタキシャル成長装置を用いて、ｎ-型ドリフト層２の表面およびｐ型ディープ層５や制限層７の上に、にベース領域３をエピタキシャル成長する。このエピタキシャル成長については、ほぼ図２（ｂ）に示す工程と同様であり、エピタキシャル成長装置内を所定温度にしたのち、ＳｉＣ原料ガスを導入することで行われる。そして、ドーパントガスの導入量を調整することによって、ベース領域３が所望のｐ型不純物濃度となるようにする。
なお、ここでは、図２（ｅ）に示す工程を図２（ｄ）に示す工程と別工程とする場合について説明したが、これらを同時に行うこともできる。ただし、ベース領域３についてはチャネル領域を構成する部分となるため、所望の不純物濃度となるようにする必要がある。したがって、ｐ型ディープ層５のうちのディープトレンチ１５の底部に位置する部分を形成したのち、ｐ型ドーパントを含むドーパントガスの導入量を制御することで、ベース領域３が所望の不純物濃度となるようにするのが好ましい。
〔図３（ａ）に示す工程〕
ベース領域３の表面にｎ+型ソース領域４を形成する工程を行う。具体的には、図２（ｅ）に示す工程に引き続いて、エピタキシャル成長装置内に導入するドーパントガスをｎ型ドーパントを含むドーパントガス（例えば窒素）に変更することでｎ+型ソース領域４を形成する。
〔図３（ｂ）に示す工程〕
ｐ+型コンタクト層６の形成工程をイオン注入もしくはエピタキシャル成長によって行う。
イオン注入の場合、まずｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ+型コンタクト層６の形成予定位置を開口させる。そして、マスク材を配置した状態でｐ型ドーパント（例えばアルミニウム）をイオン注入することでｐ+型コンタクト層６を形成する。
また、エピタキシャル成長の場合、まずイオン注入の場合と同様にｐ+型コンタクト層６の形成予定領域が開口するようにマスク材を配置する。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことで、ｐ+型コンタクト層６の形成予定位置にトレンチを形成する。その後、マスク材を除去し、再びエピタキシャル成長装置を用いて、トレンチ内を含めてｎ+型ソース領域４の表面全面にｐ+型層を成膜する。このときに用いるＳｉＣ原料ガスおよびドーパントガスはベース領域３の形成工程の際と同様であり、ｐ+型コンタクト層６の不純物濃度に応じてガス導入量を調整するようにしている。そして、研削やＣＭＰなどによる平坦化によって、ｎ+型ソース領域４の表面を露出させる。これにより、トレンチ内にのみ残ったｐ+型層によってｐ+型コンタクト層６が形成される。
〔図３（ｃ）に示す工程〕
ｎ+型ソース領域４やｐ+型コンタクト層６の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのゲートトレンチ８の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてゲートトレンチ８を形成する。その後、マスク材を除去する。
そして、必要に応じて、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（＝２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってゲートトレンチ８の内壁面の丸め処理が行われ、ゲートトレンチ８の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。
〔図３（ｄ）に示す工程〕
ウェット雰囲気による熱酸化によってゲート絶縁膜９を形成したのち、ゲート絶縁膜９の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでゲートトレンチ８内に残し、ゲート電極１０を形成する。この後の工程については、従来と同様である。すなわち、層間絶縁膜の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極１１やゲート配線層を形成する工程、ｎ+型基板１の裏面にドレイン電極１２を形成する工程等を行う。これにより、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴがセル領域に備えられたＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態では、ｐ型ドーパントを含むドーパントガスとｎ型ドーパントを含むドーパントガスを共に導入し、同時にｐ型ディープ層５および制限層７を形成している。すなわち、ｐ型ＳｉＣ層とｎ型ＳｉＣ層のエピタキシャル成長における面方位依存性を利用して、ディープトレンチ１５の底部にｐ型ディープ層５が形成され、ディープトレンチ１５の側面に制限層７が形成されるようにしている。このようにすることで、ｐ型ディープ層５の側面に制限層７が形成された図１に示す構造の縦型ＭＯＳＦＥＴを的確に形成することが可能となる。
また、本実施形態では、これらｐ型ディープ層５および制限層７を同時に形成していることから、これらを別々に形成する場合と比較して、製造工程の簡略化を図ることも可能となる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してベース領域３の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
上記第１実施形態では、ベース領域３を同じ不純物濃度によって構成する場合について説明したが、すべてが同じ不純物濃度である必要はない。本実施形態では、ベース領域３を異なる不純物濃度の積層構造とする場合について説明する。
図５に示すように、ベース領域３のうちのｎ-型ドリフト層２側を高濃度ベース領域３ａとし、その上にそれよりも低不純物濃度とされた低濃度ベース領域３ｂを形成している。このように、不純物濃度を変えた構造としてベース領域３を構成している。このような構造のＳｉＣ半導体装置では、以下の効果を得ることができる。
まず、高濃度ベース領域３ａを備えていることから、ベース領域３内における空乏層の拡がりを抑制することが可能となる。このため、ベース領域３内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になると共にトレンチ８の底部のゲート絶縁膜９の劣化防止も可能になる。また、閾値電圧が高濃度ベース領域３ａのｐ型不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。
さらに、ベース領域３をすべて高濃度ベース領域３ａで構成するのではなく低濃度ベース領域３ｂを備えた構成としていることから、低濃度ベース領域３ｂではチャネル移動度を高められる。このため、高濃度ベース領域３ａを備えていたとしても、オン抵抗低減を図ることが可能となる。したがって、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
また、高濃度ベース領域３ａが存在することでオフ時においては、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果が高められるため、ドレインリーク電流を低減できる。つまり、ベース領域３のうちｎ-型ドリフト層２と接する部分のｐ型不純物濃度が高いほど、これらの接合部でのキャリアの引き抜き効果が高くなるが、本実施形態の場合には、それが高濃度ベース領域３ａとなる。このため、ベース領域３をすべて低濃度ベース領域３ｂにて構成する場合と比較して、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果を高められる。そして、高濃度ベース領域３ａがベース領域３の下層部全域に形成されていることから、より広範囲においてｎ-型ドリフト層２と接した状態にでき、これがｐ+型ＳｉＣ層５に繋がっているため、ｐ+型ＳｉＣ層５を通じて引き抜かれるようにできる。したがって、よりキャリアの引き抜き効果を高めることが可能となる。
また、ベース領域３のうちｎ-型ドリフト層２と接触する部分がすべてｐ型不純物濃度が高い高濃度ベース領域３ａとされていることから、ｎ-型ドリフト層２とベース領域３とのＰＮ接合にて構成される内蔵ダイオードに電流が流れる際の立上り電圧が低減できる。このため、内蔵ダイオードのオン電圧が低減され、内蔵ダイオードを積極的に用いた同期整流駆動時の損失低減を図ることも可能となる。
さらに、オフ時において、高濃度ベース領域３ａ側からｎ-型ドリフト層２側に延びる空乏層によって、トレンチゲート構造の下方に等電位線が入り込み難くなるようにできる。このため、トレンチ８の底面においてゲート絶縁膜９に印加される電界集中を緩和でき、ゲート絶縁膜９の寿命向上、逆バイアス寿命向上を図ることが可能となる。
なお、このようにベース領域３の不純物濃度を変化させる場合、ベース領域３の形成工程におけるｐ型ドーパントを含むドーパントガスの導入量を不純物濃度に対応させて変化させること以外は、第１実施形態と同様の手法によってＳｉＣ半導体装置を製造できる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して縦型ＭＯＳＦＥＴの構成を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のようにベース領域３の不純物濃度を変化させた構造について、本実施形態の構造を適用した場合について説明するが、勿論、第１実施形態の構造に対しても適用可能である。
上記第１、第２実施形態では、ｎ-型ドリフト層２の上に直接ベース領域３を形成する場合について説明したが、図６に示すように、ｎ-型ドリフト層２の上に、ｎ-型ドリフト層２よりも高不純物濃度となるｎ型層２０を備えることもできる。
このように、ｎ型層２０を備えると、チャネル領域を通過した電子がｎ型層２０内において基板平面方向に広がってからドレイン電極１２側に流れる電流拡散層として機能するようにできる。したがって、電流経路を拡大することが可能となって、よりオン抵抗を低減することが可能となる。
なお、このような構成とする場合、例えば図７（ａ）に示すように、ｎ-型ドリフト層２の上にｎ型層２０を形成してから、ｐ型ディープ層５および制限層７を形成する。すなわち、ｐ型ディープ層５および制限層７の形成予定領域が開口するマスク材を配置し、ｎ-型ドリフト層２とｎ型層２０の両方を貫通するようにディープトレンチ１５を形成する。それから、上記した図２（ｃ）、（ｄ）に示す工程と同様の工程を行うことで、図７（ｂ）、（ｃ）に示すようにｐ型ディープ層５および制限層７を形成すれば良い。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してｐ型ディープ層５および制限層７の製造プロセスを変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第３実施形態のようにｎ型層２０を備えた構造について、本実施形態の製造プロセスを適用した場合について説明するが、勿論、第１、第２実施形態の構造に対しても適用可能である。
まず、図８（ａ）に示すように、ｎ-型ドリフト層２の上にｎ型層２０を形成してから、ｐ型ディープ層５および制限層７の形成予定領域が開口するマスク材を配置し、ｎ-型ドリフト層２とｎ型層２０の両方を貫通するようにディープトレンチ１５を形成する。続いて、図８（ｂ）に示すように、ディープトレンチ１５の内壁面にｐ型ディープ層５の一部を形成する。このとき、ディープトレンチ１５の底部にのみｐ型ディープ層５の一部が形成されるようにするのが好ましいが、成長条件次第では、ディープトレンチ１５の側面にもｐ型ディープ層５を構成するｐ型ＳｉＣ層が形成されることがある。このため、図８（ｃ）に示す工程として、ｐ型ディープ層５のうちディープトレンチ１５の側面に形成された部分を除去する工程を行う。
例えば、図９に示すように、昇温期間を経てエピタキシャル成長装置を所定温度（例えば１６５０℃）まで昇温し、ｐ型ドーパントのプレドープも行っておき、必要に応じてエッチングガスの導入も行う。そして、ＳｉＣ原料ガスを導入することでディープトレンチ１５の内壁面にｐ型ディープ層５の一部を形成したのち、ＳｉＣ原料ガスの導入量を一定期間低下させることでディープトレンチ１５の側壁に形成されたｐ型ＳｉＣ層を除去する。このとき、ｐ型ＳｉＣ層は、ＳｉＣの面方位依存性により、ディープトレンチ１５の底面において除去され難く、ディープトレンチ１５の側面では除去され易い。このため、ディープトレンチ１５の底部にｐ型ディープ層５の一部を残しつつ、ディープトレンチ１５の側面についてはｐ型ＳｉＣ層が除去されるようにできる。
この後、図９に示すようにＳｉＣ原料ガスの導入量を再びエピタキシャル成長時の導入量に戻すと共にｎ型ドーパントを含むドーパントガスを導入する。これにより、図８（ｄ）に示すように、ディープトレンチ１５内がｐ型ディープ層５および制限層７が埋め込まれ、ｐ型ディープ層５の側面に制限層７が形成されると共にディープトレンチ１５の底部にはｐ型ディープ層５のみが配置された構造が形成される。この後は、第１実施形態で説明した図２（ｄ）以降の各工程を経て、第１〜第３実施形態と同様の構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置を製造することができる。
以上説明したように、ｐ型ディープ層５のうちディープトレンチ１５の底部に位置している部分を形成する際に、ディープトレンチ１５の側面にもｐ型ＳｉＣ層が形成されたとしても、その部分を除去することで、第１〜第３実施形態と同様の構造のＳｉＣ半導体装置を製造できる。
（第５実施形態）
第５実施形態について説明する。本実施形態も、第１〜第３実施形態に対してｐ型ディープ層５および制限層７の製造プロセスを変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第３実施形態のようにｎ型層２０を備えた構造について、本実施形態の製造プロセスを適用した場合について説明するが、勿論、第１、第２実施形態の構造に対しても適用可能である。
まず、図１０（ａ）に示すように、ｎ-型ドリフト層２の上にｎ型層２０を形成してから、ｐ型ディープ層５および制限層７の形成予定領域が開口するマスク材３０を配置し、ｎ-型ドリフト層２とｎ型層２０の両方を貫通するようにディープトレンチ１５を形成する。続いて、マスク材３０で覆った状態でｐ型ドーパント（例えばアルミニウム）をイオン注入することで、ディープトレンチ１５の底部にｐ型ディープ層５の一部を形成する。その後、図１０（ｂ）に示すようにマスク材３０を除去したのち、図１０（ｃ）に示す工程として、図２（ｄ）と同様の工程を行う。
このとき、例えば、図１１に示すように、昇温期間を経てエピタキシャル成長装置を所定温度（例えば１６５０℃）まで昇温し、必要に応じてエッチングガスの導入も行う。また、ここではｐ型ドーパントのプレドープを行っているが、すでにディープトレンチ１５の底部におけるｐ型ディープ層５の一部については形成してあるため、プレドープを行わなくても良い。ただし、エピタキシャル成長の初期時からｐ型ディープ層５の不純物濃度を制御性良く所望の濃度のするためにはプレドープを行う方が好ましい。
そして、ＳｉＣ原料ガスを導入すると共にｎ型ドーパントを含むドーパントガスを導入する。これにより、図１０（ｃ）に示すように、ディープトレンチ１５内がｐ型ディープ層５および制限層７によって埋め込まれ、ｐ型ディープ層５の側面に制限層７が形成されると共にディープトレンチ１５の底部にイオン注入によるｐ型ディープ層５が配置された構造が形成される。この後は、第１実施形態で説明した図２（ｄ）以降の各工程を経て、第１〜第３実施形態と同様の構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置を製造することができる。
以上説明したように、ｐ型ディープ層５のうちディープトレンチ１５の底部に位置している部分をイオン注入によって形成することもできる。このようにしても、第１〜第３実施形態と同様の構造のＳｉＣ半導体装置を製造できる。
（第６実施形態）
第６実施形態について説明する。本実施形態は、第２実施形態のようにベース領域３を異なる不純物濃度で構成したものについて第３実施形態のようにｎ型層２０を備えた構造の製造プロセスを変更したものであり、その他については第２、第３実施形態と同様であるため、第２、第３実施形態と異なる部分についてのみ説明する。
図１２は、本実施形態の製造方法によって製造される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の断面図である。この図に示すように、ｎ型層２０を備えているとともに、ベース領域３として高濃度ベース領域３ａおよび低濃度ベース領域３ｂを備えた構造とされている。また、ｐ+型コンタクト層６が少なくともｎ+型ソース領域４よりも下方まで形成されており、ここではｐ+型コンタクト層６をベース領域３とｎー型ドリフト層２との境界位置まで形成している。以下、図１３および図１４を参照して、図１２に示される本実施形態にかかるＳｉＣ半導体の製造方法について説明する。
〔図１３（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板１の表面上にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。そして、このエピ基板をエピタキシャル成長装置内に配置し、ｎ-型ドリフト層２の表面にｎ型層２０、高濃度ベース領域３ａ、低濃度ベース領域３ｂ、ｎ+型ソース領域４を順にエピタキシャル成長する。
〔図１３（ｂ）に示す工程〕
ｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ型ディープ層５や制限層７およびｐ+型コンタクト層６の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことで、ｐ型ディープ層５や制限層７およびｐ+型コンタクト層６の形成予定位置にディープトレンチ１５を形成する。
〔図１３（ｃ）、（ｄ）に示す工程〕
マスク材を除去し、再びエピタキシャル成長装置を用いて、上記した図２（ｃ）、（ｄ）と同様の工程により、ディープトレンチ１５内を埋め込むようにＳｉＣ層をエピタキシャル成長させる。これにより、ディープトレンチ１５内がｐ型ディープ層５および制限層７が埋め込まれ、ｐ型ディープ層５の側面に制限層７が形成されると共にディープトレンチ１５の底部にはｐ型ディープ層５のみが配置された構造が形成される。
なお、図中には記載していないが、ｎ+型ソース領域４の表面上にもｐ型ディープ層５を構成するｐ型ＳｉＣ層が形成される。このため、研削やＣＭＰなどによる平坦化によって、ｎ+型ソース領域４の表面上のｐ型ＳｉＣ層については除去し、ｎ+型ソース領域４を露出させる。
〔図１４（ａ）に示す工程〕
ｐ型ディープ層５および制限層７のうちの上方部分を部分的に除去し、少なくともベース領域３の一部を露出させる。例えば、エピタキシャル成長装置を用いて水素エッチングを実施する。水素エッチングでは、トレンチ側面が選択的にエッチングされるため図１４（ａ）が得られる。
〔図１４（ｂ）に示す工程〕
再びエピタキシャル成長装置を用いて、トレンチ１６内を埋め込むようにｐ+型ＳｉＣ層を成することでｐ+型コンタクト層６を形成する。
〔図１４（ｃ）に示す工程〕
ｐ+型コンタクト層６を形成するためのｐ+型ＳｉＣ層のうちのｎ+型ソース領域４の上に形成された部分を研削やＣＭＰなどによって除去し、表面を平坦化する。
〔図１４（ｄ）に示す工程〕
ｎ+型ソース領域４やｐ+型コンタクト層６の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのゲートトレンチ８の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてゲートトレンチ８を形成する。その後、マスク材を除去する。
その後は、第１実施形態で説明した図２（ｅ）以降の各工程を経て、図１２に示した縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置を製造することができる。
このように、ｎ-型ドリフト層２の表面にｎ型層２０、高濃度ベース領域３ａ、低濃度ベース領域３ｂ、ｎ+型ソース領域４を順にエピタキシャル成長させてからｐ型ディープ層５や制限層７を形成することもできる。このような順番で縦型ＭＯＳＦＥＴを形成する場合、制限層７によってベース領域３とｐ+型コンタクト層６との接続が遮られると、ベース領域３をソース電位に固定することができない。このため、上記した図１４（ａ）に示す工程において、ベース領域３の少なくとも一部を露出させるようにしてからｐ+型コンタクト層６を形成することで、ベース領域３とｐ+型コンタクト層６との電気的接続を確保でき、ベース領域３をソース電位に固定できる。
（第７実施形態）
第７実施形態について説明する。本実施形態では、半導体素子として縦型ＭＯＳＦＥＴに代えて縦型のＪＢＳを備えたＳｉＣ半導体装置について説明する。
図１５に示すように、本実施形態のＳｉＣ半導体装置も、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板４１の表面側に、ｎ+型基板４１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層４２が形成された半導体基板を用いて形成されている。この半導体基板としては、第１実施形態と同様のものを用いている。
ｎ-型ドリフト層４２の上には、ｎ-型ドリフト層２よりも高不純物濃度とされたｎ型層４３が形成されている。また、ｎ型層４３を貫通してｎ-型ドリフト層２に達するようにディープ層４４および制限層４５が形成されている。制限層４５はディープ層４４の側面に形成されており、ディープ層４４の底部には形成されていない状態となっている。
さらに、ｎ型層４３やディープ層４４および制限層４５の上には、これらと接触するようにショットキー電極４６が形成されている。そして、ｎ+型基板４１の裏面側、つまりｎ-型ドリフト層４２と反対側に裏面電極に相当するオーミック電極４７が備えられることで、図１５に示す縦型ＪＢＳを備えたＳｉＣ半導体装置が構成されている。
続いて、図１５のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図１６を参照して説明する。
〔図１６（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板４１の表面上にＳｉＣからなるｎ-型ドリフト層４２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
〔図１６（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にマスク材４８を配置したのち、フォトリソグラフィによってマスク材４８のうちのディープ層４４および制限層４５の形成予定位置を開口させる。そして、マスク材４８を配置した状態でＲＩＥなどの異方性エッチングを行うことで、ｐ型ディープ層５および制限層７の形成予定位置にディープトレンチ４９を形成する。このとき形成されるディープトレンチ４９は、ｎ+型基板４１の表面が（０００１）Ｓｉ面とされていて、その上に形成されているｎ-型ドリフト層２も同じ面方位とされていることから、底面が（０００１）Ｓｉ面となり、側面がａ面もしくはｍ面、例えば（１−１００）面となる。その後、マスク材４８で覆った状態でｐ型ドーパント（例えばアルミニウム）をイオン注入することで、ディープトレンチ４９の底部にディープ層４４の一部を形成する。
〔図１６（ｃ）に示す工程〕
マスク材４８を除去したのち、図２（ｃ）と同様の工程を行う。これにより、ディープトレンチ４９内がディープ層４４の残部４４ｂおよび制限層４５によって埋め込まれ、ディープ層４４の側面に制限層４５が形成されると共にディープトレンチ４９の底部にはディープ層４４ののうちイオン注入による部分が配置された構造が形成される。
〔図１６（ｄ）に示す工程〕
ｎ型層４３の表面上に形成されたディープ層４４を構成するｐ型ＳｉＣ層を研削やＣＭＰなどによって除去し、ｎ型層４３を露出させる。
この後の工程については図示しないが、ｎ型層４３やディープ層４４および制限層４５の表面上にショットキー電極４６を形成する工程と、ｎ+型基板４１の裏面上にオーミック電極４７を形成する工程を行うことで、図１５に示す縦型ＪＢＳがに備えられたＳｉＣ半導体装置が完成する。
以上説明したように、縦型ＪＢＳを備えるＳｉＣ半導体装置に対しても、ディープ層４４や制限層４５を備える構造を適用することができる。これらディープ層４４や制限層４５を形成する際に、第１実施形態と同様に、ｐ型ドーパントを含むドーパントガスとｎ型ドーパントを含むドーパントガスを共に導入し、同時にディープ層４４および制限層４５を形成している。すなわち、ｐ型ＳｉＣ層とｎ型ＳｉＣ層のエピタキシャル成長における面方位依存性を利用して、ディープトレンチ４９の底部側からディープ層４４が形成され、ディープトレンチ４９の側面に制限層４５が形成されるようにしている。このようにすることで、ディープ層４４の側面に制限層４５が形成された図１５に示す構造の縦型ＪＢＳを的確に形成することが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、ｎ+型ソース領域４をエピタキシャル成長によって形成しているが、ｎ+型ソース領域４についてはベース領域３の上層部に形成されていれば良いため、イオン注入などの他の手法によって形成することもできる。
また、第２実施形態では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂに分けたが、単一の不純物濃度で構成しても良い。また、不純物濃度を異ならせる構成では、高濃度ベース領域３ａと低濃度ベース領域３ｂの境界部において不純物濃度が徐々に変化し、その境界部を挟んでｐ型不純物濃度が異なった高濃度ベース領域３ａと低濃度ベース領域３ｂとが積層された形態でも良い。また、低濃度ベース領域３ｂについては、ノンドープ（つまり、ほとんどｐ型ドーパントがドープされていない）であるｉ型半導体によって構成されていても構わない。例えば、低濃度ベース領域３ｂのドープ量について、エピタキシャル成長時に雰囲気中に残留しているｐ型ドーパントがドープされる程度とすることができる。その場合、低濃度ベース領域３ｂでの高チャネル移動度化を更に実現することが可能となり、更なる低オン抵抗化が可能になる。
さらに、上記各実施形態では、裏面側が高不純物濃度の裏面層、表面側がそれよりも低不純物濃度なドリフト層とされた半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型ドーパントをイオン注入すること、もしくはエピタキシャル成長によって高濃度不純物層を構成した半導体基板であっても良い。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。その場合、半導体基板の面方位を上記各実施形態の場合に対して表面を（０００−１）カーボン面とすることで、ディープトレンチの側面にはｐ型の制限層を優位にエピタキシャル成長させられ、ディープトレンチの底部にはｎ型のディープ層を優位にエピタキシャル成長させることができる。
さらに、上記各実施形態では、化合物半導体としてＳｉＣを例に挙げ、ディープトレンチ内に第２導電型のディープ層をエピタキシャル成長させる一例として下地層となるｎ-型ドリフト層２の上にｐ型ディープ層５を形成する場合を例に挙げて説明した。しかしながら、これも単なる一例を示したに過ぎない。すなわち、化合物半導体にて構成される第１導電型の下地層に対してディープトレンチを形成し、そのディープトレンチに第２導電型の化合物半導体にて構成されるディープ層をエピタキシャル成長する構造について、本発明を適用することができる。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１、４１ ｎ+型基板
２、４２ ｎ-型ドリフト層
３ ベース領域
４ ｎ+型ソース領域
５、４４ ディープ層
７、４５ 制限層
８ トレンチ
１０ ゲート電極
１５、４９ ディープトレンチ

Claims (11)

  1. 化合物半導体装置の製造方法であって、
    化合物半導体にて構成される第１導電型の下地層（２、４２）を有する半導体基板（１、２、４１、４２）を用意することと、
    前記下地層に対してディープトレンチ（１５、４９）を形成することと、
    エピタキシャル成長装置内に第１導電型ドーパントを含むドーパントガスと第２導電型ドーパントを含むドーパントガスおよび前記化合物半導体の原料ガスを導入し、前記ディープトレンチの底部から該ディープトレンチの開口入口に向かって第２導電型のディープ層（５、４４）を形成するとともに、該ディープトレンチの側面に前記ディープ層の側面から前記下地層に伸びる空乏層を制限する第１導電型の制限層（７、４５）をエピタキシャル成長させることで、前記ディープ層および前記制限層によって該ディープトレンチ内を埋め込むことと、を含み、
    前記ディープトレンチを埋め込むことでは、前記化合物半導体のエピタキシャル成長における面方位依存性により、前記ディープトレンチの底部において第２導電型層の方が第１導電型層よりも優位にエピタキシャル成長させると共に前記ディープトレンチの側面において第１導電型層の方が第２導電型層よりも優位にエピタキシャル成長させることで、前記ディープトレンチの底部から該ディープトレンチの開口入口に向かって前記ディープ層を成長させると共に前記ディープトレンチの側面から前記制限層を成長させる化合物半導体装置の製造方法。
  2. 前記ディープトレンチを埋め込むことは、
    前記エピタキシャル成長装置内に前記第２導電型ドーパントを含むドーパントガスと前記化合物半導体の原料ガスを導入して前記ディープトレンチの底部に前記ディープ層の一部を形成することと、
    前記ディープ層の一部を形成することの後に、前記エピタキシャル成長装置内に前記第１導電型ドーパントを含むドーパントガスと前記第２導電型ドーパントを含むドーパントガスの双方と前記化合物半導体の原料ガスを同時に導入することで、前記ディープ層および前記制限層を同時にエピタキシャル成長させることを含む請求項１に記載の化合物半導体装置の製造方法。
  3. 前記ディープ層の一部を形成することでは、
    前記ディープトレンチの底部および側面に第２導電型層を形成することと、
    前記第２導電型層を形成する際よりも前記原料ガスの導入量を低下させることで、前記第２導電型層のうち前記ディープトレンチの側面に形成された部分を除去しつつ、前記ディープトレンチの底部において前記第２導電型層を残すことで前記ディープ層の一部を形成することを含む請求項２に記載の化合物半導体装置の製造方法。
  4. 前記ディープトレンチの底部に対して第２導電型ドーパントをイオン注入することで前記ディープ層の一部となる第２導電型層を形成することを含み、
    前記ディープトレンチを埋め込むことは、前記第２導電型層の形成の後に行われ、該ディープトレンチを埋め込むことにより、前記イオン注入による前記第２導電型層と前記エピタキシャル成長による部分とによって前記ディープ層を構成する請求項１に記載の化合物半導体装置の製造方法。
  5. 前記第１導電型はｎ型、前記第２導電型はｐ型であり、
    前記ディープトレンチを埋め込むことでは、前記エピタキシャル成長装置内に前記原料ガス導入する前に、前もってｐ型ドーパントとなる有機金属材料を含むドーパントガスを導入するプレドープを行うことを含む請求項１ないし４のいずれか１つに記載の化合物半導体装置の製造方法。
  6. 前記第２導電型ドーパントを含むドーパントガスとしてトリメチルアルミニウムを用いる請求項１ないし５のいずれか１つに記載の化合物半導体装置の製造方法。
  7. 前記第１導電型ドーパントを含むドーパントガスとして窒素を用いる請求項１ないし６のいずれか１つに記載の化合物半導体装置の製造方法。
  8. 裏面側が裏面層（１）とされていると共に、表面側が前記裏面層よりも低不純物濃度とされた前記下地層に相当する第１導電型のドリフト層（２）とされ、化合物半導体にて構成された半導体基板（１、２）を用意することと、
    前記ドリフト層（２）の上に、化合物半導体からなるベース領域（３）を形成することと、
    前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型の化合物半導体で構成されたソース領域（４）を形成することと、
    前記ソース領域の表面から前記ベース領域よりも深くまでゲートトレンチ（８）を形成することと、
    前記ゲートトレンチの内壁面にゲート絶縁膜（９）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１０）を形成することでトレンチゲート構造を構成することと、
    前記ソース領域に電気的に接続されるソース電極（１１）を形成することと、
    前記半導体基板の裏面側における前記裏面層と電気的に接続されるドレイン電極（１２）を形成することと、を含み、
    前記ディープトレンチを埋め込むこととして、前記ドリフト層に対して前記ディープトレンチ（１５）を形成することと、該ディープトレンチを前記ディープ層および前記制限層で埋め込むことを含んでいる請求項１ないし７のいずれか１つに記載の化合物半導体装置の製造方法。
  9. 裏面側が高不純物濃度となる裏面層（４１）とされていると共に、表面側が前記裏面層よりも低不純物濃度とされた前記下地層に相当する第１導電型のドリフト層（４２）とされ、化合物半導体にて構成された半導体基板（４１、４２）を用意することと、
    前記ドリフト層（４２）の上に、前記ドリフト層よりも高不純物濃度な化合物半導体からなる第１導電型高濃度層（４３）を形成することと、
    前記第１導電型高濃度層に接触するショットキー電極（４６）を形成することと、
    前記裏面層に接触する裏面電極（４７）を形成することと、を含み、
    前記ディープトレンチを埋め込むこととして、前記第１導電型高濃度層を貫通し、前記ドリフト層に達するディープトレンチ（４９）を形成することと、該ディープトレンチを前記ディープ層（４４）および前記制限層（４５）で埋め込むことを含んでいる請求項１ないし７のいずれか１つに記載の化合物半導体装置の製造方法。
  10. 縦型ＭＯＳＦＥＴを含む化合物半導体装置であって、
    裏面側が高不純物濃度となる裏面層（１）とされていると共に表面側が前記裏面層よりも低不純物濃度の第１導電型のドリフト層（２）とされ、化合物半導体にて構成された半導体基板（１、２）と、
    前記ドリフト層の上に形成され、該ドリフト層よりも高不純物濃度とされた化合物半導体よりなる第１導電型の電流拡散層（２０）と、
    前記ドリフト層の上に形成された化合物半導体からなるベース領域（３）と、
    前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の化合物半導体で構成されたソース領域（４）と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（８）内に形成され、該トレンチの内壁面に形成されたゲート絶縁膜（９）と、前記ゲート絶縁膜の上に形成されたゲート電極（１０）と、を有して構成されたトレンチゲート構造と、
    前記ソース領域に電気的に接続されるソース電極（１１）と、
    前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極（１２）とを有する縦型ＭＯＳＦＥＴを備え、
    前記ソース領域と前記ベース領域および前記電流拡散層を貫通して前記ドリフト層に至るディープトレンチ（１５）が形成され、該ディープトレンチ内における前記ベース領域よりも下方に、第２導電型のディープ層（５）が備えられていると共に該ディープトレンチの側面に前記ディープ層の側面から前記ドリフト層に伸びる空乏層を制限する第１導電型の制限層（７）が備えられ、該ディープトレンチ内における前記ディープ層および前記制限層よりも上方に、前記ベース領域に接触すると共に前記ソース電極に接触させられた第２導電型コンタクト層（６）が形成されている化合物半導体装置。
  11. 裏面側が高不純物濃度となる裏面層（４１）とされていると共に、表面側が前記裏面層よりも低不純物濃度の第１導電型のドリフト層（４２）とされ、化合物半導体にて構成された半導体基板（４１、４２）と、
    前記ドリフト層の上に形成され、前記ドリフト層よりも高不純物濃度となる化合物半導体で構成された第１導電型高濃度層（４３）と、
    前記第１導電型高濃度層を貫通し、前記ドリフト層に達するディープトレンチ（４９）内に形成された第１導電型のディープ層（４４）と、
    前記ディープトレンチ内における該ディープトレンチの側面に形成され、前記ディープ層の側面から前記ドリフト層に伸びる空乏層を制限する第１導電型の制限層（４５）と、
    前記第１導電型高濃度層に接触させられたショットキー電極（４６）と、
    前記裏面層に接触させられた裏面電極（４７）と、を有するジャンクションバリアダイオードを備えた化合物半導体装置。
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