RU2776920C1

RU2776920C1 - Logic module

Info

Publication number: RU2776920C1
Application number: RU2021117930A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Filing date: 2021-06-17
Publication date: 2022-07-28

Abstract

FIELD: computing technology.

SUBSTANCE: invention relates to a logic module for implementing simple symmetric Boolean functions. Said elements and a new scheme for connection thereof ensure the implementation of any of the simple symmetric Boolean functions τ2, τ0.5×(n+1), τn-1, of n arguments - input binary signals, at n=7.

EFFECT: expansion of the operational capabilities of the logic module. Logic module comprises six majority elements and three XOR elements.

1 cl, 1 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation equipment, functional units of control systems, etc.

Известны логические модули (см., например, патент РФ 2704737, кл. G06F 7/57, 2019 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₂, τ_0,5×(n+1), τ_n-1 зависящих от n аргументов - входных двоичных сигналов, при n=5.Logic modules are known (see, for example, RF patent 2704737, cl. G06F 7/57, 2019), which, using constant tuning, implement any of the simple symmetric Boolean functions τ ₂ , τ _0.5×(n+1) , τ _n-1 depending on n arguments - input binary signals, with n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₂, τ_0,5×(n+1), τ_n-1 при n=7.The reason preventing the achievement of the technical result indicated below when using known logic modules includes limited functionality due to the fact that the implementation of any of the functions τ ₂ , τ _0.5×(n+1) , τ _n-1 at n =7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2709669, кл. G06F 7/57, 2019 г.), который содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре мажоритарных элемента и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₂, τ_0,5×(n+1), τ_n-1, зависящих от n аргументов - входных двоичных сигналов, при n=5.The closest device for the same purpose to the claimed invention in terms of the totality of features is the logical module adopted for the prototype (RF patent 2709669, class G06F 7/57, 2019), which contains two EXCLUSIVE OR elements, four majority elements and with the help of a constant setting implements any of the simple symmetric Boolean functions τ ₂ , τ _0.5×(n+1) , τ _n-1 , depending on n arguments - input binary signals, with n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₂, τ_0,5×(n+1), τ_n-1 при n=7.The reason preventing the achievement of the technical result indicated below when using the prototype includes limited functionality due to the fact that the implementation of any of the functions τ ₂ , τ _0.5×(n+1) , τ _n-1 at n=7 is not provided .

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ₂, τ_0,5×(n+1), τ_n-1, зависящих от n аргументов - входных двоичных сигналов, при n=7.The technical result of the invention is the expansion of functionality by providing the implementation using a constant setting of any of the simple symmetric Boolean functions τ ₂ , τ _0.5×(n+1) , τ _n-1 , depending on n arguments - input binary signals, with n=7.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и четыре мажоритарных элемента, i-й

вход j-го

и третий вход четвертого мажоритарных элементов соединены соответственно с i-ым входом j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом второго мажоритарного элемента, а первый, третий входы третьего и i-й вход первого мажоритарных элементов соединены соответственно с выходами первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и i-ым информационным входом логического модуля, особенность заключается в том, что в него введены третий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и пятый, шестой мажоритарные элементы, i-й вход четвертого и второй вход пятого мажоритарных элементов соединены соответственно с i-ым входом и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход четвертого, третий вход пятого и второй, третий входы шестого мажоритарных элементов соединены соответственно с выходами первого, третьего и пятого, четвертого мажоритарных элементов, а второй вход третьего, первый, второй, третий входы второго и первый вход (i+3)-го мажоритарных элементов подключены соответственно к четвертому, пятому, шестому, седьмому информационным и i-му настроечному входам логического модуля, выход которого соединен с выходом шестого мажоритарного элемента.The specified technical result in the implementation of the invention is achieved by the fact that in a logic module containing two EXCLUSIVE OR elements and four majority elements, the i-th

j-th input

and the third input of the fourth majority elements are connected respectively to the i-th input of the j-th EXCLUSIVE OR element and the output of the second majority element, and the first, third inputs of the third and i-th input of the first majority elements are connected, respectively, to the outputs of the first, second EXCLUSIVE OR elements and the i-th information input of the logical module, the peculiarity is that the third element EXCLUSIVE OR and the fifth, sixth majority elements are introduced into it, the i-th input of the fourth and second input of the fifth majority elements are connected respectively to the i-th input and output of the third element EXCLUSIVE OR, the second input of the fourth, the third input of the fifth and the second, third inputs of the sixth majority elements are connected respectively to the outputs of the first, third and fifth, fourth majority elements, and the second input of the third, first, second, third inputs of the second and the first input (i+ 3)-th majority elements are connected respectively to the fourth, fifth, sixth, seventh in formational and i-th tuning inputs of the logic module, the output of which is connected to the output of the sixth majority element.

На чертеже представлена схема предлагаемого логического модуля.The drawing shows a diagram of the proposed logic module.

Логический модуль содержит мажоритарные элементы 1₁, …, 1₆ и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2_1, 2₂, 2₃, причем i-й

вход элемента 1_j

и третий вход элемента 1₄, первый, третий входы элемента 1₃ соединены соответственно с i-ым входом элемента 2_j и выходами элементов 1₂, 2_1,2₂, i-й вход элемента 1₄ и второй вход элемента 1₅ соединены соответственно с i-ым входом и выходом элемента 2₃, второй вход элемента 1₄, третий вход элемента 1₅ и второй, третий входы элемента 1₆ соединены соответственно с выходами элементов 1₁, 1₃ и 1₅, 1₄, а первый, второй, третий входы элемента 1_j, второй вход элемента 1₃ и первый вход элемента 1_i+3 подключены соответственно к (4 × j-3)-му, (4 × j-2)-му, (4 × j-1)-му, четвертому информационным и i-му настроечному входам логического модуля, выход которого соединен с выходом элемента 1₆.The logical module contains the majority elements 1 ₁ , …, 1 ₆ and the EXCLUSIVE OR elements 2 _1, 2 ₂ , 2 ₃ , and the i-th

element input 1 _j

and the third input of element 1 ₄ , the first and third inputs of element 1 ₃ are connected respectively to the i-th input of element 2 _j and the outputs of

elements

1 ₂ , 2 _1, 2 ₂ , the i-th input of element 1 ₄ and the second input of element 1 ₅ are connected respectively with the i-th input and output of element 2 ₃ , the second input of element 1 ₄ , the third input of element 1 ₅ and the second, third inputs of element 1 ₆ are connected respectively to the outputs of

elements

1 ₁ , 1 ₃ and 1 ₅ , 1 ₄ , and the first , the second, third inputs of element 1 _j , the second input of element 1 ₃ and the first input of element 1 _i+3 are connected respectively to the (4 × j-3)-th, (4 × j-2)-th, (4 × j- 1)-th, fourth information and i-th setting inputs of the logic module, the output of which is connected to the output of the element 1 ₆ .

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, …, седьмой информационные и первый, второй, третий настроечные входы подаются соответственно двоичные сигналы х₁, …, х₇ ∈ {0,l} и сигналы y₁, y₂, y₃ ∈ {0,1} константной настройки. В представленных ниже табл. 1 и табл. 2 приведены соответственно значения внутренних сигналов

z_2×j предлагаемого логического модуля, полученные для всех возможных наборов значений сигналов x_4×j-3, x_4×j-₂, x_4×j-₁, и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов z₁, …, z₄,x₄ при y₁=y₃=1, y₂=0; y₁=y₃=0, y₂=1.The work of the proposed logic module is carried out as follows. Its first, ..., seventh information and first, second, third tuning inputs are respectively supplied with binary signals x ₁ , ..., x ₇ ∈ {0,l} and signals y ₁ , y ₂ , y ₃ ∈ {0,1} constant settings. In the tables below. 1 and table. 2 shows respectively the values of the internal signals

z _2×j of the proposed logic module obtained for all possible sets of signal values x _4×j-3 , x _4×j - ₂ , x _4×j - ₁ , and the values of its output signal Z obtained for all possible sets of signal values z ₁ , …, z ₄ ,x ₄ for y ₁ =y ₃ =1, y ₂ =0; y ₁ \u003d y ₃ \u003d 0, y ₂ \u003d 1.

Если у₁=у₃=1, у₂=0 либо y₁=у₂=0, y₃=1 либо y₁=у₃=0, у₂=1, то согласно табл. 1, табл. 2 имеемIf y ₁ =y ₃ =1, y ₂ =0 or y ₁ =y ₂ =0, y ₃ =1 or y ₁ =y ₃ =0, y ₂ =1, then according to the table. 1, tab. 2 we have

где τ₂, τ₄, τ₆ есть простые симметричные булевы функции семи аргументов х_1,…, х₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).where τ ₂ , τ ₄ , τ ₆ are simple symmetric Boolean functions of seven arguments x _1, ..., x ₇ (see p. 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974 .).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ₂, τ_0,5×(n+1),τ_n-1, зависящих от n аргументов - входных двоичных сигналов, при n=7.The above information allows us to conclude that the proposed logical module has wider functionality compared to the prototype, since with the help of constant tuning it implements any of the simple symmetric Boolean functions τ ₂ , τ _0.5×(n+1), τ _{n- 1} , depending on n arguments - input binary signals, with n=7.

Claims

Logic module designed to implement simple symmetric Boolean functions, containing two EXCLUSIVE OR elements and four majority elements, with the i-th

j-th input

and the third input of the fourth majority elements are connected respectively to the i-th input of the j-th EXCLUSIVE OR element and the output of the second majority element, and the first, third inputs of the third and i-th input of the first majority elements are connected, respectively, to the outputs of the first, second EXCLUSIVE OR elements and the i-th information input of the logical module, characterized in that the third element EXCLUSIVE OR and the fifth, sixth majority elements are introduced into it, the i-th input of the fourth and second input of the fifth majority elements are connected respectively to the i-th input and output of the third element EXCLUSIVE OR , the second input of the fourth, the third input of the fifth and second, third inputs of the sixth majority elements are connected respectively to the outputs of the first, third and fifth, fourth majority elements, and the second input of the third, first, second, third inputs of the second and the first input (i+3) -th majority elements are connected to the fourth, fifth, sixth, seventh information and i-th tuning inputs of the logic module, the output of which is connected to the output of the sixth majority element.