RU2776920C1

RU2776920C1 - Логический модуль

Info

Publication number: RU2776920C1
Application number: RU2021117930A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Filing date: 2021-06-17
Publication date: 2022-07-28

Abstract

Изобретение относится к логическому модулю для реализации простых симметричных булевых функций. Технический результат заключается в расширении функциональных возможностей логического модуля. Логический модуль содержит шесть мажоритарных элементов и три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. За счет указанных элементов и новой схемы их соединения обеспечивается реализация любой из простых симметричных булевых функций τ2, τ0,5×(n+1), τn-1, зависящих от n аргументов - входных двоичных сигналов, при n=7. 1 ил., 2 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2704737, кл. G06F 7/57, 2019 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₂, τ_0,5×(n+1), τ_n-1 зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₂, τ_0,5×(n+1), τ_n-1 при n=7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2709669, кл. G06F 7/57, 2019 г.), который содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре мажоритарных элемента и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₂, τ_0,5×(n+1), τ_n-1, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₂, τ_0,5×(n+1), τ_n-1 при n=7.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ₂, τ_0,5×(n+1), τ_n-1, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и четыре мажоритарных элемента, i-й

вход j-го

и третий вход четвертого мажоритарных элементов соединены соответственно с i-ым входом j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом второго мажоритарного элемента, а первый, третий входы третьего и i-й вход первого мажоритарных элементов соединены соответственно с выходами первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и i-ым информационным входом логического модуля, особенность заключается в том, что в него введены третий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и пятый, шестой мажоритарные элементы, i-й вход четвертого и второй вход пятого мажоритарных элементов соединены соответственно с i-ым входом и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход четвертого, третий вход пятого и второй, третий входы шестого мажоритарных элементов соединены соответственно с выходами первого, третьего и пятого, четвертого мажоритарных элементов, а второй вход третьего, первый, второй, третий входы второго и первый вход (i+3)-го мажоритарных элементов подключены соответственно к четвертому, пятому, шестому, седьмому информационным и i-му настроечному входам логического модуля, выход которого соединен с выходом шестого мажоритарного элемента.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит мажоритарные элементы 1₁, …, 1₆ и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2_1, 2₂, 2₃, причем i-й

вход элемента 1_j

и третий вход элемента 1₄, первый, третий входы элемента 1₃ соединены соответственно с i-ым входом элемента 2_j и выходами элементов 1₂, 2_1,2₂, i-й вход элемента 1₄ и второй вход элемента 1₅ соединены соответственно с i-ым входом и выходом элемента 2₃, второй вход элемента 1₄, третий вход элемента 1₅ и второй, третий входы элемента 1₆ соединены соответственно с выходами элементов 1₁, 1₃ и 1₅, 1₄, а первый, второй, третий входы элемента 1_j, второй вход элемента 1₃ и первый вход элемента 1_i+3 подключены соответственно к (4 × j-3)-му, (4 × j-2)-му, (4 × j-1)-му, четвертому информационным и i-му настроечному входам логического модуля, выход которого соединен с выходом элемента 1₆.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, …, седьмой информационные и первый, второй, третий настроечные входы подаются соответственно двоичные сигналы х₁, …, х₇ ∈ {0,l} и сигналы y₁, y₂, y₃ ∈ {0,1} константной настройки. В представленных ниже табл. 1 и табл. 2 приведены соответственно значения внутренних сигналов

z_2×j предлагаемого логического модуля, полученные для всех возможных наборов значений сигналов x_4×j-3, x_4×j-₂, x_4×j-₁, и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов z₁, …, z₄,x₄ при y₁=y₃=1, y₂=0; y₁=y₃=0, y₂=1.

Если у₁=у₃=1, у₂=0 либо y₁=у₂=0, y₃=1 либо y₁=у₃=0, у₂=1, то согласно табл. 1, табл. 2 имеем

где τ₂, τ₄, τ₆ есть простые симметричные булевы функции семи аргументов х_1,…, х₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ₂, τ_0,5×(n+1),τ_n-1, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Claims

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и четыре мажоритарных элемента, причем i-й
вход j-го
и третий вход четвертого мажоритарных элементов соединены соответственно с i-ым входом j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом второго мажоритарного элемента, а первый, третий входы третьего и i-й вход первого мажоритарных элементов соединены соответственно с выходами первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и i-ым информационным входом логического модуля, отличающийся тем, что в него введены третий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и пятый, шестой мажоритарные элементы, i-й вход четвертого и второй вход пятого мажоритарных элементов соединены соответственно с i-ым входом и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход четвертого, третий вход пятого и второй, третий входы шестого мажоритарных элементов соединены соответственно с выходами первого, третьего и пятого, четвертого мажоритарных элементов, а второй вход третьего, первый, второй, третий входы второго и первый вход (i+3)-го мажоритарных элементов подключены соответственно к четвертому, пятому, шестому, седьмому информационным и i-му настроечному входам логического модуля, выход которого соединен с выходом шестого мажоритарного элемента.