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KR960036036A - 고전압 cmos 어플리케이션용 esd 보호 장치 - Google Patents

고전압 cmos 어플리케이션용 esd 보호 장치 Download PDF

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KR960036036A
KR960036036A KR1019960005287A KR19960005287A KR960036036A KR 960036036 A KR960036036 A KR 960036036A KR 1019960005287 A KR1019960005287 A KR 1019960005287A KR 19960005287 A KR19960005287 A KR 19960005287A KR 960036036 A KR960036036 A KR 960036036A
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KR
South Korea
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drain
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ground
drain region
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Ceased
Application number
KR1019960005287A
Other languages
English (en)
Inventor
두베리 차바카
클리프톤 존스 3세 로이
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 이. 힐러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 이. 힐러
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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 보호 장치, 회로 및 형성 방법을 제공한다. 필드 산화 드레인 확장형 nMOS(FODENMOS)트랜지스터(10)은 소스 확산 영역(22)로부터 확장형 드레인 영역(20)의 일부분 위에까지 확장된 필드 산화 영역(36a)을 포함한다. 드레인 확산 영역(24)는 확장형 드레인 영역(20) 내에 배치된다. 게이트 전극(40)은 원한다면 필드 산화 영역(36a) 위에 배치될 수도 있다. 따라서 저 ESD 보호로 유도될 수 있는 게이트 전극(40)과 확장형 드레인 영역(20) 사이에는 박막 산화물 인터페이스가 존재하지 않는다.

Description

고전압 CMOS 어플리게이션용 ESD 보호 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 고정 ESD 강성을 가진 파워 장치의 단면도.

Claims (18)

  1. 보호 장치에 있어서, 반도체 본체 내에 형성된 소스 영역; 상기 반도체 본체 내에 형성된 드레인영역; 및 상기 소스 영역으로부터 상기 드레인 영역으로 확장된 상기 반도체 본체 상의 두꺼운 산화층을 포함하는 것을 특징으로 하는 보호 장치.
  2. 제1항에 있어서, 상기 두꺼운 산화층은 필드 산화층인 것을 특징으로 하는 보호 장치.
  3. 제1항에 있어서, 상기 반도체 본체 내에 배치된 확장형 드레인 영역을 더 포함하며, 상기 드레인 영역은 상기 확장형 드레인 영역 내에 배치된 것을 특징으로 하는 보호 장치.
  4. 제3항에 있어서, 상기 두꺼운 산화층 위에 배치된 게이트 전극을 포함하며, 상기 게이트 전극은 상기 두꺼운 산화층에 의해 상기 확장형 드레인 영역으로부터 완전히 분리되는 것을 특징으로 하는 보호 장치.
  5. 제4항에 있어서, 상기드레인은 본드 패드에 접속되며, 상기 소스는 접지에 접속되며, 상기 게이트는 접지에 접속되는 것을 특징으로 하는 보호 장치.
  6. 보호 장치에 있어서, 소스 영역; 확장형 드레인 영역; 상기 확장형 드레인 영역 내의 드레인 영역; 및 상기 소스 영역으로부터 상기 확장형 드레인 영역의 일부분 위에까지 확장된 필드 산화 영역을 구비한 드레인 확장형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 보호 장치.
  7. 제6항에 있어서, 상기 드레인 확장형 MOS 트랜지스터는 상기 필드 산화 영역 위에 배치되어 상기 필드 산화 영역에 의해 상기 확장형 드레인 영역으로부터 완전히 분리된 게이트 전극을 포함하는 것을 특징으로 하는 보호 장치.
  8. 제7항에 있어서, 상기 드레인은 본드 패드에 접속되며, 상기 소스는 접지에 접속되며, 상기 게이트는 접지에 접속되는 것을 특징으로 하는 보호 장치.
  9. 내부 회로를 보호하기 위한 보호 회로에 있어서, 접지에 접속된 소스 영역; 확장형 드레인 웰 영역; 본드 패드에 접속된 상기 확장형 드레인 웰 영역 내의 드레인 영역; 및 상기 소스 영역으로부터 상기 확장형 드레인 웰 영역의 일부분 위에 까지 확장된 약 4000Å 두께의 산화층을 구비한 1차 보호 장치; 상기 본드 패드와 상기 내부 회로 사이에 접속된 저항기; 상기 저항기와 접지 사이에 접속된 드레인 확장형 nMOS 트랜지스터를 포함하는 것을 특징으로 하는 보호 회로.
  10. 제9항에 있어서, 상기 저항기는 100Ω 정도인 것을 특징으로 하는 보호 회로.
  11. 제9항에 있어서, 상기 드레인 확장형 nMOS 트랜지스터는 접지에 접속된 게이트 전극을 포함하는 것을 특징으로 하는 보호 회로.
  12. 제9항에 있어서, 상기 1차 보호 장치는 65V 정도의 트리거 전압을 가지며, 상기 드레인 확장형 nMOS 트랜지스터는 50V 정도의 브레이크다운 전압을 가지는 것을 특징으로 하는 보호 회로.
  13. 제9항에 있어서, 상기 1차 보호 장치는 상기 산화층에 의해 상기 확장형 드레인 웰 영역으로부터 분리되어 접지에 접속된 게이트 전극을 더 포함하는 것을 특징으로 하는 보호 회로.
  14. 제9항에 있어서, 상기 산화층은 필드 산화층인 것을 특징으로 하는 보호 회로
  15. 보호 회로를 형성하는 방법에 있어서, 반도체 본체 내에 탱크 영역을 형성하는 단계; 상기 탱크영역에 인접한 확장형 드레인 영역을 형성하는 단계; 상기 확장형 드레인 영역 위에 부분적으로 그리고 상기 탱크 영역 위에 부분적으로 그리고 상기 탱크 영역 위에 부분적으로 필드 산화 영역을 형성하는 단계; 상기 확장형 드레인 영역 내에 드레인 영역을 형성하는 단계; 및 상기 필드 산화 영역에 인접한 상기 탱크 영역 내에 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 보호 회로 형성 방법.
  16. 제15항에 있어서, 상기 필드 산화 영역 상에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 게이트 전극을 상기 필드 산화 영역에 의해 상기 확장형 드레인 영역으로부터 완전히 분리되는 것을 특징으로 하는 보호 형성 방법.
  17. 제16항에 있어서, 상기 드레인 영역을 본드 패드에 접속하는 단계; 상기 소스 영역을 접지에 접속하는 단계; 및 상기 게이트 전극을 접지에 접속하는 단계를 더 포함하는 것을 특징으로 하는 보호 회로 형성 방법.
  18. 제17항에 있어서, 저항기를 상기 본드 패드에 접속하는 단계; 드레인 확장형 nMOS 트래지스터를 형성하는 단계; 및 상기 드레인 확장형 nMOS 트랜지스터를 상기 저항기와 접지 사이에 접속하는 단계를 더 포함하는 것을 특징으로 하는 보호 회로 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960005287A 1995-03-01 1996-02-29 고전압 cmos 어플리케이션용 esd 보호 장치 Ceased KR960036036A (ko)

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