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KR960001602B1 - 집적회로 제조방법 - Google Patents

집적회로 제조방법 Download PDF

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KR960001602B1
KR960001602B1 KR1019880015974A KR880015974A KR960001602B1 KR 960001602 B1 KR960001602 B1 KR 960001602B1 KR 1019880015974 A KR1019880015974 A KR 1019880015974A KR 880015974 A KR880015974 A KR 880015974A KR 960001602 B1 KR960001602 B1 KR 960001602B1
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유안 루 치
스텐리 야니 데이빗
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
엘리 와이스
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Abstract

내용 없음.

Description

집적회로 제조방법
제1도는 게이트 패턴화 전의 구조도.
제2도는 게이트가 패턴화 되고 측벽 스페이서가 제조된 후의 구조도.
제3도는 윈도우 패드층이 퇴적되어 패턴화 후의 구조도.
제4도는 소오스 및 드레인 접촉부 용의 금속이 퇴적되어 패턴이 형성된 후의 구조도.
제5도는 부 레벨 상호 접속부로서 상기 윈도우 패드층을 사용하는 셀 도면.
제6도는 제5도에 도시한 셀의 A-A'선을 따라 취한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 5 : 게이트 산화물
7 : 폴리 실리콘층 9 : 부착 산화물
13 : 포토레지스트 15 : 드레인 영역
본 발명은 전계효과 트랜지스터 및 그의 제조 방법에 관한 것이다.
집적회로의 복잡성이 게속 증대함에 따라, 디바이스 집적도를 증가시키기 위해 집적회로의 각 부품의 크기를 감소시키기 위한 계속적인 필요성이 요구된다. 전계 효과 트랜지스터에 있어서, 이 집적도 증대를 위해 채널의 영역을 감소시켜야 할 뿐만 아니라 소오스 및 드레인 영역을 감소시킬 필요가 있다.
상기 채널길이를 감소시키기 위한 한 방법이 1982년 4월 13일 C.C. Chamg 등에 허여된 미합중국 특허 제4,324,038 호에 기술되어 있다. 상기 디바이스는 "홈형 케이트"라고 불리워지는데, 이 홈형 게이트는 필드 산화 영역상에 개구를 형성하기 위하여 금속 또는 규화물, 산화 실리콘, 질화 실리콘 구조를 패턴화하고, 절연 측벽 스페이서를 형성하기 위해 산화층을 퇴적하여 에칭하며, 게이트 산화막을 성장하고, 그리고 적절한 금속 접촉을 만듦으로써 형성된다. 측벽을 형성함에 있어서 질화 실리콘은 과다 에칭을 막기 위한 에칭 저지부와 같은 작용을 한다. 측벽은 게이트 금속 및 소오스와 드레인 접촉층 사이의 접촉을 막는 절연과 같은 작용을 한다. 기재된 게이트 구조는 게이트에 필요한 에칭에 의해 악영향을 받을 수가 있는데, 이는 에칭이 채널을 형성하는 기판 부분에 손상을 줄수 있기 때문이다. 더우기, 패턴화 하기 위해선 부정합을 보상하기 위해 게이트 헤드를 필요로 하며 레이아웃에 필요한 수평 크기는 최소는 아니다.
자기-정합된 소오스 및 드레인 접촉부에 의해 디바이스 크기를 줄일 수 있다는 것을 깨달았다. 이러한 방법이 NEC에 의해 1982년 9월 11일부터 3일간 VLSI기술 심포지엄에 관한 용융 물리학자에 설명되었다. 게이트를 형성하여 소오스와 드레인 주입후, 벌크 실리콘 상에서 보다 게이트상에서 산화막이 보다 더 두껍게 형성된다. 에칭에 의해 벌크 실리콘상에 산화막이 제거되고 게이트상에는 산화막이 남아있게 된다. 질화물층은 벌크 실리콘상에서 형성되어 다음 산화동안 마스크로서 작용한다. 질화물을 제거되어 도핑된 폴리 실리콘은 소오스 및 드레인 접촉부로 퇴적된다. 1984년 1월 26일 IBM 기술설명보고서 PP.4303 내지 4307에는 질하물층이 이온주입에 의해 형성되기는 하나 일반적으로 유사한 프로세서를 설명하고 있다.
상기 NEC 프로세스는 여러 결점을 가지고 있다. 에칭 저지부가 없기 때문에 산호막 에칭을 제어하기 어렵고 신뢰성은 산화 두께의 차이에 그것이 에칭 정지부가 의존되어야만 한다. 더우기, 고온에서 질화물을 성장시키는 것을 바람직하지 않은데, 이는 접합이 더욱 깊게 구동되어야 하기 때문이다. IBM 프로세서는 이온 주입이 많은 결합을 발생하고 고왜곡 레벨로 되는 결점을 가진다.
소오스 및 드레인 영역이 작은 디바이스를 제조하는 다른 한 접근은 월리암 T. 린치 및 프래드릭 브라트니에 의해 1984년 6월 12일 발표한 미합중국 특허 출원시 제 4,453,306 호에 설명되어 있다. 디바이스 제조는 도체, 절연체, 및 절연층에 퇴적된 규화물 형성 금속의 연속층을 가진 다레벨 게이트 전극을 형성하여 시작한다. 표준 퇴적 및 패턴화 기술이 사용된다. 다결정 실리콘 층은 전체 구조상에서 퇴적된 덮게이며, 열처리를 행하여 게이트 구조상에 규화물을 형성한다. 선택적 에칭은 규화물을 제거시키고, 소오스 및 드레인 영역에 대해 정렬되는 폴리 실리폰을 남긴다. 윈도우는 소오스 및 드레인 영역의 접촉부에 대해 도포 퇴적된 유전층에서 형성된다.
상기 구조가 가지 정합된다 할지라도, 측벽이 확산 및 에칭이 발생할 수 있기 때문에 폴리 실리콘과 규화물간 경계가 샤프하지 않아 프로세스의 정확한 제어가 어렵다. 또한, 샌드 위치를 포함하는 4개의 금속층의 에칭은 오염을 고려하여 개별의 에칭 기계를 필요로 한다. 상기 윈도우는 소오스 및 드레인 영역에 있는 게이트 전극보다 더 게이트 전극과 이격되어 집적도가 감소하게 된다. 상기 윈도우의 스페이스는 예로, 모든 3개의 접촉부가 대략 동일 레벨에 있어 기판에서의 알루미늄 스파킹의 가능성을 줄여 에칭을 단순화하기 때문에 바람직한 것으로 간주된다. 게이트에 대한 것보다 소오스 및 드레인 접촉 윈도우에 대해 에칭을 보다 깊이 함으로써 게이트 윈도우의 성장이 초래된다.
전계효과 트랜지스터가 절연 상부층을 갖는 게이트 전극 구조를 형성하는 것과, 상기 게이트 전극의 측부상에 절연 측벽 스페이서를 만드는 것과, 소오스 및 드레인 영역을 형성하는 것과, 적어도 패드층의 일부분이 상기 소오스 및 드레인 영역 부분의 최소 부분과 접촉하도록 도전 윈도우 패드층을 퇴적시켜 패턴을 형성하는 것과, 상기 윈도우 내에 금속을 부착시키는 것과 적어도 상기 윈도우 패드층의 부분을 노출시키는 상기 소오스 및 드레인 영역 상에서 직접 윈도우를 형성하도록 유전층을 퇴적 시켜 패턴을 형성하는 방법에 의해 상기 전계 효과 트랜지스터가 제조된다는 것을 알 수 있다.
상기 소오스 내지 게이트 및 드레인 영역 사이의 스페이스와, 그들 자신의 영역은, "접혀서 확장된 윈도우(folded extended windows)라고 불리우는 상기 제조된 구조에서, 종래의 구조에 비해 작게 만들어진다. 소스 및 드레인 영역과 접촉하기 위해 사용되는 개구, 즉 윈도우는 대응하는 소오스 및 드레인 영역과 윈도우 사이의 최소 수평거리로 상기 소오스 및 드레인 영역위에 있게 된다. 사실상, 윈도우는 소오스 및 드레인 영역보다도 게이트 전극에 근접한다. 내에칭성의 절연층은 게이트 전극의 상부에서 전도층을 패턴화하는데 있어서 어느 오정렬이 전도층과 게이트 전극 사이에서 단락되고 하층 게이트 구조의 에칭을 방지함으로써 측벽 스페이서의 제조을 용이하게 하는 위험성을 최소화한다. 윈도우 패드층으로 언급되는 전도층은, 필드 산화물과 측벽 스페이서 상에 연장되고, 그 결과 윈도우 형성을 위한 치수 허용도가 크게 증가된다. 양호한 실시에에서 TiN은 다른 트랜지스터의 소오스 및 드레인 사이의 배선으로서도 사용되는 전도층에 사용된다. 또 따른 양호한 실시예에서, 규화물 또는 폴리시드(polycide)는 전도층에 사용된다.
전계효과 트랜지스터 제조의 일예의 방법은 여러가지 변형과 함께 설명될 것이다. 다른 변형은 당업자에는 분명한 것이다.
제1도에는 실리콘 기판(1)이 도시되며, 그 위에 필드 산화물 영역(3), 게이트 산화물(5), 규화물/폴리 실리콘 층(7), 퇴적 산화물(9), 실리콘 질화물(Si3N4) 층(11) 및 패턴된 포토레지스트(13)이 퇴적된다. 포토레지스트는 게이트 전극의 제조를 위해, 즉 게이트 전극 패턴을 층(5, 7, 9 및 11)으로 변환하기 위하여 패턴화 된다. 상기 묘사된 구조는 당업자에게 공지된 기술에 의해 제조되며 이에 따라 상세한 설명은 생략한다. 적절한 층두께는 당업자에 의해서 용이하게 선택된다. 비록 단일 디바이스의 단면도가 제1도 내지 4도에 도시되었지만, 여러 디바이스가 직접 회로에서 존재된다는 것이 용이하게 이해될 것이다.
규화물을 형성하기 위하여 사용된 금속층은 폴리 실리콘 층만이 요구된다면 즉, 규화물이 필요가 없으면, 생략될 수 있다. 층(11)은 절연 측벽 스페이서를 형성하기 위하여 사용되는 에칭에 대하여 내성을 갖으며, 이에 대해서는 나중에 설명된다. 실리콘 질화물 이외의 재료는 측벽 스페이서 재료에 대한 속도 보다 충분히 낮은 속도로 에칭되어 제공된 층(11)에 사용되어 진다.
종래의 에칭 기술은 게이트 구조를 규정하기 위하여 즉 게이트 구조를 형성하는 층을 패턴화 하기 위하여 사용된다. 이온 주입은 엷게 도핑된 소오스 및 드레인 영역(15)을 형성하기 위해 수행되어진다. 절연측벽 스페이서(17)는 당업자에게 공지된 기술에 의해 형성된다. 예를들어, 산화물은 블랭킷(blanket)퇴적되어 측벽 스페이서를 남기도록 뒤에 에칭된다. Si3N4는 에칭 저지부로 작용한다음 이단계 동안 게이트의 에칭을 억제한다. 제2이온 주입은 원한다면 소오스 및 드레인 영역에서 규화물(21)형성 다음에 소오스 및 드레인 영역(19)에 대해서 수행되어진다. 상기 결과 구조가 제2도에 도시된다.
전도재료의 층, 예를들어 TiN은 소오스 및 드레인 영역뿐 아니라 상기 측벽 스페이서가 덮히도록 퇴적되고 패턴화 된다. 상기 패턴화된 층은 윈도우 패드(23)가 불린다. 상기 필드 산화물 부분은 통상적으로 덮혀진다. TiN을 퇴적하여 패턴화하기 위한 기술은 공지되어 있고 자세히 상술할 필요가 없다. 층은 통상적으로 단지 200nm 만을 필요로 하지만 600nm의 두께가 된다. 상기 마스크의 약간의 부정합은 소오스 및 드레인 영역이 전기적으로 절연인 에워쌓인 재료로서 허용되며, 윈도우 패드가 게이트 전극의 소부분을 덮는다면 전기적 단락은 발생치 않는다. 전기적 접촉을 형성하기 위해 필요한 드레인 및 소오스의 부분은 덮혀진다. 즉, 소오스 및 드레인 영역이 모두 덮혀지는 것이 필요치 않다.
표면 안정화 유전체층(25)은 퇴적되어 게이트 접촉을 위한 개구 윈도우뿐 아니라 전기적 접촉을 위한 윈도우 패드의 선택된 부분을 노출하기 위해 패턴화 된다. 상기 윈도우는 소오스 및 드레인 영역위에 직접 놓여지나 드레인 및 소오스 영역과 같이 같은 크기일 필요는 없다. 부정합으로 인접 절연층의 윈도우노출 부분이 된다. 금속, 예를들어 알루미늄 또는 텅스텐은 유전체를 덮어 윈도우를 채우기 위하여 블랭킷 퇴적된다. 금속은 접촉부(27)를 형성하기 위해 패턴화 되고 구조의 결과는 제4도에 도시된다. 대안적으로 선택적 퇴적은 윈도우를 채우기 위해 사용되어진다.
게이트 및 윈도우 뿐 아니라 소오스 및 드레인 영역 사이의 스페이스는 통상의 종래 기술구조와 비교하여 상당히 감소된다. 이것은 윈도우가 제4도에 도시한 것처럼 윈도우 패드층 부분을 노출한다면 측벽 스페이서와 필드 산화물을 상기 윈도우가 오버랩할 수 있기 때문이다. 또한 TiN은 상기 기판으로 윈도우로부터의 텅스텐 또는 알루미늄중 어느 하나의 스파이킹을 억제하는 장벽으로서 작용하기 때문에 윈도우 패드층 재료로서 TiN이 유용하게 사용된다. 그것은 윈도우 에칭동안 유전체에 대해서 TiN의 에칭 선택도가 극히 양호하기 때문에 바람직한 재료이며, 통상적으로 에칭 선택도는 1 : 15이다. 유사한 에칭 성질을 갖는 어떤 전도성 재료는 윈도우 패드로 사용된다.
상기 윈도우 패드층은 전도성 재료로 형성되며, 본 발명의 또 다른 실시에에서는 부레벨 배선으로 사용된다. 또한 이러한 사용으로 칩 레이아웃 면적을 감소할 수 있다. 일예의 레이아웃이 부레벨 배선으로 사용된 셀 도시 TiN의 평면도로 제5도에 도시되어 있다. 얇은 산화물층(51) 부레벨 배선(53), 폴리 실리콘 게이트 런너(polysilicon gate runner)(55), 및 접촉 윈도우(59)가 도시되어 있다. 선 A-A'에서 본 구조의 단면도가 제6도에 도시된다. 도면부호는 제1도 내지 제4도에서 사용된 것에 대응한다. 이 실시예에서, 윈도우 패드층 상기 소스 및 드레인 접촉부 뿐아니라 서로 다른 트랜지스터의 소스 및 드레인 영역을 위해 패턴화된다. 원한다면 합병된 접촉법(merged contact scheme) 또한 게이트 런너에 연결할 수 있다. 상기 윈도우 패드층이 게이트 전극과 절연되어 있고, 이에 따라 게이트 구조를 가로지를 수 있다. 그것은 설명된 부레벨 배선이 하나의 퇴적 및 하나의 패턴화 단계만을 필요로 함을 용이하게 인지할 수 있다.
본 발명의 트랜지스터구조에 의해 절약된 중요한 면적량 이외의 부레벨 배선법 도시된 루팅 구조(routing structure)에 따른 부가 면적을 절약할 수 있다. 예로 논리셀의 출력은 알루미늄 금속화에 의해 폴리 실리콘런너에 소오스/드레인 영역을 접속시키므로 얻어진다. 이것을 상기 소오스 및 드레인 영역이 알루미늄 런너와 접촉하는 것이 필요하고 알루미늄 런너는 부가 윈도우 개구 접촉부에 의해 폴리 실리콘과 접촉하는 것이 필요함을 의미한다. 폴리 실리콘은 필드 산화물을 가로지르는 출력 런너와 같이 사용되고 다른 셀의 입력에 접속된다. 그러나, 도시된 구조는 루팅을 크게 개선할 수 있다. 상기 윈도우 패드층은 어떤 간접 접속에 대한 필요성이 없이 요구된 입력 노드까지 필드 산화물을 횡단하도록 패턴화될 수 있다. 그러므로, 몇몇 출력 폴리 실리콘 런너는 제거될 수 있으며, 대응하는 면적이 절약된다. 또한 윈도우 접촉 면적은 절약될 수 있고 윈도우 접촉부의 수 또한 감소될 수 있다.
따라서, 배선법은 부가적인 융통성을 얻기 위해 필드 산화물을 가로지른다. 또한, 그것은 폴리 실리콘 런너를 횡단하여 합병된 접촉 또는 버팅 접촉(butting contact)에 의해 폴리 실리콘 러너에 접속될 수 있다.
윈도우 패드층이 폴리시드에서 형성될 때 제조 순서는 TiN에 대해 설명한 순서와는 다소 상이하다 특히, 부레벨 배선용으로 사용된 윈도우 패드 재료인 폴리 실리콘은 측벽 스페이서가 형성되어진 후 퇴적된다. 상기 소오스 및 드레인 주입은 윈도우 패드층을 패턴화한 후 수행된다. 소오스 및 드레인 영역은 주입 손상이 폴리 실리콘에제한되도록 주입 에너지가 바람직하게 선택될 때 폴리 실리콘으로부터 열구동(thermal drive out)에 의해 도핑된다. 금속 막은 퇴적되고 규화물(자기-정합된 규화물)은 공지된 기술에 의해 형성된다. 반응되지 않은 금속은 화학적 습식에칭에 의해 제거된다. 에칭액의 일예는 H2SO4/H2O2및 H3PO4/H2O2/H2O의 혼합물이다. 폴리 실리콘 대 산화물과 산화물대 폴리시드의 에칭 선택도는 각각 20 내지 30 : 1 및 10 내지 15 : 1 이다. 두 비율은 윈도우 패드 패턴화의 개구 윈도우에 대해 잘들어맞고 7 : 1과 같이 낮은 비율이 선택될 수도 있다.
당업자는 본 발명의 다른 실시예가 가능함을 용이하게 인지할 수 있을 것이다.

Claims (10)

  1. 게이트 산화물(5) 및 절연 상부층(11)으로 이루어진 게이트 전극(5, 7, 9, 11)을 형성하는 단계와, 퇴적된 재료를 에칭함으로 상기 게이트 전극(5, 7, 9, 11)의 측부상에 절연 측벽 스페이서(17)를 제조하는 단계에서, 상기 절연 재료는 에칭 저지부로서의 역할을 하는 상기 제조 단계와, 상기 게이트 구조(5, 7, 9, 11)이 반대측에서 소오스 및 드레인 영역(15, 19)을 형성하는 단계와, 최소한 상기 윈도우 패드층(23)의 일 부분이 상기 소오스 및 드레인 영역(15, 19)의 최소부분과 접촉하도록 전도윈도우 패드층(23)을 퇴적하여 패턴화하는 단계와, 상기 층에서 윈도우를 형성하기 위해 유전층(25)을 퇴적하여 패턴화하는 단계에서, 상기 윈도우는 상기 소오스 및 드레인 영역(15, 19)의 최소 부분위에 있어 상기 윈도우 패드(23)층의 최소 부분이 노출되는 상기 패턴화하는 단계와 상기 윈도우에서 접촉 재료를 퇴적시키는 단계로 형성된 다수의 트랜지스터를 가지는 것을 특징으로 하는 집적회로 제조방법.
  2. 제1항에 있어서, 상기 윈도우 패드층(23) 재료가 TiN, 규화물, 폴리 실리콘 및 폴리시드로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 집적회로 제조방법.
  3. 제1항에 있어서, 상기 윈도우 패드층(23)이 폴리 실리콘을 포함하는 것을 특징으로 하는 집적회로 제조방법.
  4. 제3항에 있어서, 상기 소오스 및 드레인 영역(15, 19)이 상기 폴리 실리콘에서 도펀트로부터의 열구동에 의해 형성되는 것을 특징으로 하는 집적회로 제조방법.
  5. 제2항에 있어서, 상기 윈도우 패드층(23)이 TiN을 포함하는 것을 특징으로 하는 집적회로 제조방법.
  6. 제1항에 있어서, 상기 측벽 스페이서(17)가 산화물을 포함하는 것을 특징으로 하는 집적회로 제조방법.
  7. 제1항에 있어서, 상기 소오스 및 드레인 영역(15, 19)형성 단계가 이온주입을 포함하는 것을 특징으로 하는 집적회로 제조방법.
  8. 제1항에 있어서, 상기 퇴적 및 패턴화는 최소 2개의 트랜지스터의 소오스 및 드레인 영역(15, 19)과 접촉하는 윈도우 패드층(23)을 형성하는 것을 특징으로 하는 집적회로 제조방법.
  9. 제8항에 있어서, 상기 윈도우 패드층(23)이 2개의 트랜지스터를 분리하는 필드 산화물에서 최소 하나의 트랜지스터의 게이트 전극 구조(5, 7, 9, 11)를 횡단하는 것을 특징으로 하는 집적회로 제조방법.
  10. 제1항에 있어서, 상기 윈도우의 전체수가 상기 소오스 및 드레인 영역(15, 19)의 전체수보다 작은 것을 특징으로 하는 집적회로 제조방법.
KR1019880015974A 1987-12-04 1988-12-01 집적회로 제조방법 KR960001602B1 (ko)

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